CN101849222A - 使用别名寻址的可变长度指令编码的实现 - Google Patents

Abstract

一种操作使用别名地址空间来实施在传统处理器上的可变长度指令编码的数字处理器和方法。该方法包括在所述存储器中保存代码序列的指令；产生代码序列的指令地址；响应于在第一地址空间和第二地址空间之间的指令地址的转变，自动地在第一操作模式和第二操作模式之间切换，其中第一和第二地址空间中的地址访问公共存储空间；在第一操作模式中，访问第一地址空间中的指令；在第二操作模式中，访问第二地址空间中的指令；执行所述代码序列中被访问的指令。在第一和第二操作模式中可以使用不同指令长度的指令。

Description

使用别名寻址的可变长度指令编码的实现

技术领域

本发明涉及在传统的处理器上的可变长度指令编码，更具体的，涉及使用使用别名地址空间的可变长度指令编码以实施自动的模式切换。

背景技术

大多数现代的嵌入式处理器使用它们的指令集的可变长度指令编码来获得紧凑的代码大小。根据现有的传统处理器，已经研发了两种方法。

对于新设计的指令集，其中代码大小是一项重要的设计标准，可以使用混合尺寸编码。在这种情况中，短和长的指令共享相同的编码空间。结果，对于解码和执行不同大小的指令不需要模式切换。

对于在进行代码尺寸减小之前使用的指令集，编码空间可能已经太拥挤以致不能允许新的操作代码。通常创建新的操作模式，其中处理器解码和执行新引入的指令，而不是从头开始重新设计指令集。

对于第二种情况，在处理器解码和执行新指令类型之前，该处理器需要被置于新模式。通常从传统模式到新模式的这种模式改变是通过设置或重设在指定配置寄存器中的模式位而获得。该方法具有缺点。模式位必须在处理器开始解码和执行新指令之前被置位。传统模式中的指令必须设置该位以切换到新模式，反之亦然。这暗示了如果传统代码模块中的任一个被重新使用，那么它们必须被修改以执行这种模式改变。例如，当使用预编译的库模块时，这具有实际的局限性。该模式位还暗示了在代码尺寸和用于执行添加的模式改变指令所需的周期方面的一定开销。另外，每次改变模式时，流水线处理器必须让流水线在其开始解码来自不同模式的指令之前排空。如果模式切换频繁的话，这可能影响性能。

相应的，需要一种用于传统处理器中的可变长度指令编码的改进方法和装置。

发明内容

根据本发明的第一方面，提供用于操作数字处理器的方法，该处理器包括存储器、程序定序器和执行单元。该方法包括在存储器中保存代码序列的指令；产生该代码序列的指令地址，响应于在第一地址空间和第二地址空间之间的指令地址的转变，在第一操作模式和第二操作模式之间自动切换，其中第一和第二地址空间中的地址访问公共存储空间；在第一操作模式中，访问在第一地址空间中的指令；在第二操作模式中，访问在第二地址空间中的指令；和执行代码序列中被访问的指令。

第一和第二操作模式可以使用相同和不同指令长度的指令。特别是，第一操作模式可以使用一个或多个指令长度并且第二操作模式可以使用一个或多个指令长度。在第一和第二模式中的指令长度在任意组合中可以是相同或不同。在一些实施例中，第一模式被配置用于执行第一指令长度的指令，第二模式被配置用于执行第一指令长度、第二指令长度和第三指令长度的指令。

根据本发明的第二方面，数字处理器装置包括被配置成保存代码序列的指令的存储器，被配置成产生代码序列的指令地址并响应于在第一地址空间和第二地址空间之间的指令地址的转变在第一操作模式和第二操作模式之间自动切换的程序定序器，其中第一和第二地址空间中的地址访问公共存储空间；其中，在第一操作模式中，访问在第一地址空间中的指令；在第二操作模式中，访问在第二地址空间中的指令；和配置用于执行代码序列中被访问的指令的执行单元。

附图说明

为了更好地理解本发明，参考附图，其通过引用被合并到这里，其中：

图1是根据本发明的实施例的数字处理器装置的示意性框图；

图2是说明访问公共物理存储空间的第一地址空间和第二地址空间的示意图；

图3是说明根据本发明的实施例的指令寻址的示意图；

图4是说明虚拟存储器的示意图；

图5是说明根据本发明实施例的处理器操作的方法的流程图；

图6是说明根据本发明实施例的指令对齐缓冲器的示意性框图；

图7是说明根据本发明实施例的传统模式和签证模式(visa mode)中存储器存取的示意图；

图8是说明根据本发明实施例的指令对齐的示意图。

具体实施方式

本发明不限于在下面的描述中阐述的或在附图中图示说明的元件的结构和排布的细节上的应用。本发明可以具有其它实施例且能够以多种方式来实现或实施。而且，这里使用的措词和术语是说明性的目的，不应该被认为是限制性的。“包括”、“包含”、或“具有”、“含有”、“涉及”、及其变化词在这里的使用意味着包含在下文中列出的项目及其等效物以及附加项目。

在图1中示出根据本发明的实施例的数字处理器10的示意性框图。数字处理器装置10包括核处理器11和存储器14。程序定序器12产生用于执行应用程序的指令地址序列。程序流可以访问顺序的地址，但是典型地包括一个或多个程序结构，例如环、子程序、跳转和/或中断，这产生非顺序式程序流。由程序定序器12提供指令地址给地址翻译单元16，其将逻辑指令地址转换成用于访问物理存储器的物理地址。如下面讨论的，可以使用别名地址空间来实施自动的模式切换。在一些实施例中，使用标准字地址空间和短字地址空间以便在模式之间区分。在另一个实施例中，使用虚拟地址空间的不同虚拟页来在模式之间区分。

物理地址被提供给存储器14，其将指令返回到指令对齐缓冲器20。如下面讨论的，存储器14可以每时钟周期返回多于一个的指令，并且指令对齐缓冲器20选择正确的指令执行。IAB控制器22按照如下所述控制指令对齐缓冲器20。解码器30解码指令并提供控制信号给用于执行当前指令的执行单元32。在图1的实施例中，核处理器11包括程序定序器12、地址翻译单元16、指令对齐缓冲器20、IAB控制器22、解码器30和执行单元32。指令所需要的操作数被单独访问。

如图1所示，程序定序器12提供模式信号给IAB控制器22和解码器30。第一操作模式和第二操作模式对应于可以由数字处理器装置10执行的不同指令集。第一和第二操作模式可以使用相同或不同指令长度的指令。特别的，第一操作模式可以使用一个或多个指令长度和第二操作模式可以使用一个或多个指令长度。在第一和第二模式中的指令长度在任意组合中可以是相同或不同。在一些实施例中，第一模式被配置用于执行第一指令长度的指令，第二模式被配置用于执行第一指令长度、第二指令长度和第三指令长度的指令。在这些实施例中，第二和第三指令长度短于第一指令长度。

在一些实施例中，第一模式，也被称为“传统”模式，对应于现有的指令集，第二模式，也被称为“签证”模式，对应于新的指令集。新指令集可以包括现有的指令集的指令和新指令。例如，新指令的至少一部分可以具有比现有的指令更短的指令长度以减小代码大小。

解码器30被配置用于确定每一个指令的长度和提供指令长度信号给IAB控制器22和程序定序器12。执行单元32被配置用于提供转移地址(branch address)给程序定序器12。如下面讨论的，所采用的分支可以触发模式切换。

在图1的实施例中，第一模式使用48位的固定指令长度。第二模式使用可变长度指令，包括48位指令、32位指令和16位指令。程序定序器12根据正在执行的当前指令的地址自动切换至第一模式和第二模式并且在第一模式和第二模式之间自动切换。根据本发明的实施例，使用别名地址以在第一模式和第二模式之间区分。

在图2中示出了说明存储器14的别名地址的示意图。在图2中，物理存储器14具有4兆的容量，被分成两个块70和72，每一个块是2兆。通过第一地址空间74或第二地址空间76可访问存储器14。在该实施例中，第一地址空间74被称为“标准字”地址空间，第二地址空间76被称为“短字”地址空间。在标准字寻址中，从存储器14中的0x00020000至0x0002AAAA和0x00030000至0x0003AAAA范围的地址中读取48位字。在短字寻址中，从存储器14中的0x00040000至0x0007FFFF范围的地址中读取16位字。在短字寻址中可以从存储器14中读取多于1个的16位字，典型的是3个。如图2所示，第一地址空间74和第二地址空间76使用不同地址范围但是访问公共物理存储空间。

在图2的实施例中，第一地址空间中的地址和第二地址空间中的地址访问相同范围的物理存储器地址。在另一个实施例中，第一地址空间中的地址和第二地址空间中的地址访问物理存储地址的不同但有重叠的范围。因此，第一地址空间可以大于或小于第二地址空间。然而，第一地址空间和第二地址空间的至少一部分对应于相同的物理存储空间。第二地址空间有时候也被称为关于第一地址空间的别名地址空间，反之亦然。

示出根据本发明的实施例的传统编码和使用别名寻址的签证编码的示意图被示在图3中。图2的块72被示在图3中。用于应用程序的代码80可以保存在物理存储器14的指定地址空间。代码80包括传统代码段82和84的指令和签证代码段86和88的指令。如图所示，代码段82、84、86和88占据物理存储器14中的不同但连续的区域。使用标准字地址空间中的地址可访问传统代码段82和84，使用短字地址空间中的地址可访问签证代码段86和88。结果，程序定序器12可根据当前指令地址是在标准字地址空间还是在短字地址空间中，来确定操作模式。

图4示出了说明虚拟寻址的示意图。物理地址空间100包括物理页102、104、106等。核处理器110通过访问虚拟地址空间120来操作，该地址空间典型地大于物理地址空间100。虚拟地址空间120可以包括虚拟页130、131、132、133、134、135、136等。当核处理器110访问虚拟地址空间120中的位置时，该虚拟地址通过地址翻译单元16(图1)被转换成物理地址，从而对应的物理存储位置被访问。在一些情况中，所要求的数据在低级存储器(例如磁盘存储)中被访问，并且被传送到物理存储器。在虚拟页和物理页之间的映射被保持在页表中。在该页表被适当地配置之后，在图4的实例中，虚拟页131指向物理页102，虚拟页133和136指向物理页104，虚拟页135指向物理页106。如图所示，两个或多个虚拟页可以指向相同的物理页。

根据本发明的实施例，代码序列的指令可以保存在物理存储器的区域中，例如物理页104。核处理器110产生代码序列的指令地址作为虚拟地址。对应于第一操作模式的代码序列的虚拟地址可以在虚拟页133中，对应于第二操作模式的代码序列的虚拟地址可以在虚拟页136中。例如，在虚拟页133中的指令可以具有相同的指令长度，在虚拟页136中的指令可以具有混合的指令长度。当代码序列从虚拟页133中的指令地址转移到虚拟页136中的指令地址时，核处理器110检查分支目标的地址空间中的变化，如果需要的话，并且自动地从第一操作模式切换到第二操作模式。类似的，当在虚拟页136中的代码序列转移到虚拟页133中的指令时，核处理器110检查分支目标的地址空间中的变化(如果需要的话)，并且自动地从第二操作模式切换到第一操作模式。在第一和第二操作模式中，由于不同的指令长度而导致可以不同地访问指令。

图5示出了根据本发明的实施例的操作数字处理器装置的方法的流程图。在步骤200，代码序列的指令被保存在存储器中，例如图1中示出的存储器14。第一操作模式的指令和第二操作模式的指令可以保存在物理存储器14的连续区域中。当代码序列被调用执行时，在步骤202产生指令地址。

明显的是，复位时，定序器应该被初始化以在给定模式中操作。因为处理器通常被设计成向后兼容，在该实施例中，在复位时定序器被初始化至传统操作模式。

在步骤204中，确定下一个指令地址是否表示从第一地址空间到第二地址空间的转变。如果下一个指令地址表示从第一地址空间到第二地址空间的转变，则程序定序器12(图1)在步骤206自动地切换到第二操作模式并且前进到步骤220。如果下一个指令地址没有表示从第一地址空间到第二地址空间的转变，则在步骤208确定是否该下一个指令地址表示从第二地址空间到第一地址空间的转变。如果该下一个指令地址表示从第二地址空间到第一地址空间的转变，则程序定序器12在步骤210自动地切换到第一操作模式并且前进到步骤220。如果该下一个指令地址没有表示从第二地址空间到第一地址空间的转变，则过程前进到步骤220而没有模式切换。在地址空间之间的转变可以由在地址空间之间转移的分支指令来指示。

在步骤220中，程序定序器12使用适当的操作模式获取下一个指令并且发送该指令到执行单元用于执行。该过程然后返回到步骤202以产生下一个指令地址。

在如上所述的实施例中，第一或传统操作模式被配置用于执行固定为48位的第一指令长度的指令，第二或签证操作模式被配置用于执行具有可变指令长度的指令，包括48位指令、32位指令和16位指令。存储器14可以被组织为4列的16位字。在传统模式中，在每一个时钟周期上获取48位的指令并且将该指令提供给核处理器11用于解码和执行。鉴于存储器的组织化，使用指令对齐缓冲器20来对齐保存在存储器14的不同行中的48位的指令。因为所有指令都是48位，所以不需要指令长度信息并且在每一时钟周期上使程序计数器增加对应于48位的值。

在签证模式中，48位、32位和16位的指令被混合在存储器14中，混合的指令被保存在存储器14的连续位置中以获得高的代码密度。当执行代码序列时，事先不知道下一个指令的指令长度。因此，参考图1，当解码器30部分地解码指令时，确定指令长度并且提供指令长度信息给IAB控制器22和程序定序器12。IAB控制器22使用该指令长度信息以便控制将要提供给解码器30的下一个指令的对齐。程序定序器12使用该指令长度信息以便将该程序计数器递增一个对应于1、2或3个16位字的值，这取决于当前指令的解码长度。

因为事先不知道下一个指令的长度，在每一个时钟周期上从存储器14获取对应于最大长度指令的多个字。在上面的例子中，在签证模式中在每一个时钟周期上从存储器14获取3个16位的字。指令对齐缓冲器20使用来自解码器30的指令长度信息以在每一个时钟周期上对齐指令。因为事先不知道下一个指令的长度，由指令对齐缓冲器20在每一个时钟周期上提供3个16位字给解码器30。

图6中示出了指令对齐缓冲器20的实施例的框图。缓冲器300具有5个16位字的容量并且包括16位的位置310、311、312、313、和314。多路复用器320提供数据给缓冲器300的每一个16位的位置。到缓冲器300的输入可以来自存储器、缓冲器300的输出、或者其它输入源。一个16位的位置的输出可以被写入到不同的16位的位置以有效地在缓冲器300中移动(shift)指令。

在第一或传统操作模式中，在每一个时钟周期上从存储器中读取3个16位的字并且将其提供给解码器30。因为在传统模式中每一个指令都是48位，所以不需要指令对齐。

在第二或签证操作模式中，在每一个时钟周期上从存储器中读取3个16位的字并且将其写入到缓冲器300中。在任一时钟周期上从存储器中读取的48位可以包含混合的指令长度。因为事先不知道3个16位的字的内容，所以将48位提供给解码器30。在部分解码之后，基于规定的指令编码，确定指令长度。如果缓冲器300不能容纳从存储器读取的3个新的16位的字，则延迟获取操作。

在图7中示出包含用于在传统模式操作的48位指令的存储器块400。在该实施例中，存储器块400包括4列的16位的字。在图7中还示出了包含用于在签证模式操作的混合的长度指令的存储器块410。在该实施例中，高、中和低位(order)的16位字在传统和签证模式中不同地布置(不同的旋转)。响应于指令长度信号，从存储器块410中获取指令，将其放置在缓冲器300中并且在该缓冲器300中移动，如图8所示。在连续的时钟周期上的缓冲器300的内容被示出在图8中。在连续的时钟周期上执行混合长度的指令。

如果该指令被解码为48位的指令，则从缓冲器300的位置312、313和314中删除指令的3个16位的字。在下一个时钟周期上从存储器读取的3个16位的字被写入到缓冲器300的高位位置312、313和314(见图8中的周期n和n+1)。

如果指令被解码成32位的指令，从缓冲器300的位置313和314中删除指令的2个16位的字，并且在缓冲器300中的剩余16位字向左边移动两个位置(见图8中的周期n+1和n+2)。

如果指令被解码成16位的指令，删除缓冲器300的高位位置314中的16位的字并且将在缓冲器300中的剩余16位字向左移动1个位置(见图8的周期n+4和n+5)。因此，指令对齐缓冲器20的操作取决于当前指令的解码的指令长度。

当缓冲器300不能容纳从存储器中获取的3个16位的字时，在任一周期上抑制或停止指令的获取。在图8示出了一个例子。在周期n+6，缓冲器300不能容纳16位的字8H、8M和8L(见图7)并且抑制获取。

汇编器可以被配置成在传统模式或签证模式中操作。由在签证模式中操作的汇编器汇编的源代码产生可以具有混合的各种长度的指令的二进制代码。所有这些指令被放置在存储器14的短字地址空间中。在传统模式中汇编的相同代码产生具有一致长度的48位的指令的二进制代码。因此汇编的整个代码被放置在存储器14的标准字地址空间中。这两种类型的代码可以被链接在一起。可执行文件包含在传统模式中汇编的指令和在签证模式中汇编的指令，以对在传统模式中产生的代码段的分支目标是标准字地址和对在签证模式中产生的代码段的分支目标是短字地址的方式解决分支目标参考。如前面提及的，在复位中处理器被初始化至传统模式。相应的，在传统模式中汇编由处理器在复位事件之后立即执行的复位ISR(中断子程序)。两个地址空间使能程序定序器以检查代码类型并且动态地切换操作模式以在不同操作模式中正确地解码指令。

因此具有本发明的至少一个实施例的所描述的几个方面，对于本领域的技术人员来说很容易进行各种改变、修改和改进。这样的改变、修改和改进被认为是本公开的一部分并且在本发明的精神和范围内。相应的，前面的描述和附图仅仅是举例。

Claims (29)

1.一种操作包括存储器、程序定序器和执行单元的数字处理器的方法，包括：

在所述存储器中保存代码序列的指令；

产生该代码序列的指令地址；

响应于在第一地址空间和第二地址空间之间的指令地址的转变，自动地在第一操作模式和第二操作模式之间切换，其中第一和第二地址空间中的地址访问公共存储空间；

在第一操作模式中，访问第一地址空间中的指令；

在第二操作模式中，访问第二地址空间中的指令；和

执行所述代码序列中的被访问的指令。

2.根据权利要求1所述的方法，其中自动地切换包括响应于从第一地址空间到第二地址空间的指令地址的转变，从第一模式切换到第二模式，和响应于从第二地址空间到第一地址空间的指令地址的转变，从第二模式切换到第一模式。

3.根据权利要求1所述的方法，其中访问在第一地址空间中的指令包括访问第一指令长度的指令，且其中访问在第二地址空间中的指令包括访问第二指令长度的指令。

4.根据权利要求3所述的方法，其中访问在第二地址空间中的指令还包括访问在第二地址空间中的第一指令长度的指令。

5.根据权利要求4所述的方法，还包括确定在第二模式中的当前指令长度并且根据当前指令长度对齐下一个指令。

6.根据权利要求5所述的方法，其中对齐指令包括响应于当前指令长度，移动指令对齐缓冲器中的指令。

7.根据权利要求3所述的方法，其中访问指令还包括在每一个时钟周期上访问对应于最长指令长度的多个位。

8.根据权利要求3所述的方法，其中访问在第二地址空间中的指令还包括访问在第二地址空间中的第一指令长度的指令和第三指令长度的指令。

9.根据权利要求8所述的方法，其中第一指令长度大于第二和第三指令长度。

10.根据权利要求1所述的方法，其中自动地切换包括检查分支指令的目标地址，和当分支指令的目标地址表示在第一地址空间和第二地址空间之间的转变时在第一和第二模式之间切换。

11.根据权利要求8所述的方法，其中访问在第二地址空间中的指令包括访问在存储器的连续位置中的混合指令长度的指令。

12.根据权利要求3所述的方法，其中访问在第二地址空间中的指令还包括访问在第二地址空间中的第三指令长度的指令。

13.根据权利要求8所述的方法，其中该第一指令长度是48位，该第二指令长度是32位和该第三指令长度是16位。

14.根据权利要求1所述的方法，其中第一地址空间是标准字地址空间和该第二地址空间是短字地址空间。

15.根据权利要求1所述的方法，其中该第一地址空间是虚拟地址空间的第一虚拟页且该第二地址空间是虚拟地址空间的第二虚拟页。

16.一种数字处理器装置，包括：

被配置用于保存代码序列的指令的存储器；

程序定序器，被配置用于产生所述代码序列的指令地址并响应于在第一地址空间和第二地址空间之间的指令地址的转变，自动地在第一操作模式和第二操作模式之间切换，其中所述第一和第二地址空间中的地址访问公共存储空间；其中在第一操作模式中，访问在第一地址空间中的指令；在第二操作模式中，访问在第二地址空间中的指令；和

被配置用于执行所述代码序列中被访问的指令的执行单元。

17.根据权利要求16所述的数字处理器装置，其中该程序定序器被配置用于响应于从第一地址空间到第二地址空间的指令地址的转变，从第一模式切换到第二模式，和响应于从第二地址空间到第一地址空间的指令地址的转变，从第二模式切换到第一模式。

18.根据权利要求16所述的数字处理器装置，其中该程序定序器被配置用于访问在第一地址空间中的第一指令长度的指令，和访问在第二地址空间中的第二指令长度的指令。

19.根据权利要求18所述的数字处理器装置，其中所述程序定序器还被配置用于访问在第二地址空间中的第一指令长度的指令。

20.根据权利要求18所述的数字处理器装置，其中所述程序定序器还被配置用于访问在第二地址空间中的第一指令长度的指令和第三指令长度的指令

21.根据权利要求20所述的数字处理器装置，其中所述第一指令长度大于第二和第三指令长度。

22.根据权利要求20所述的数字处理器装置，其中该第一指令长度是48位，该第二指令长度是32位和该第三指令长度是16位。

23.根据权利要求18所述的数字处理器装置，其中所述程序定序器还被配置用于在每一个时钟周期上获取对应于最大长度指令的多个位。

24.根据权利要求18所述的数字处理器装置，还包括用于确定在第二模式中的当前指令长度的解码器，和用于响应于当前指令长度对齐下一个指令的指令对齐缓冲器。

25.根据权利要求24所述的数字处理器装置，其中所述指令对齐缓冲器还被配置用于响应于当前指令长度而移动指令。

26.根据权利要求16所述的数字处理器装置，其中所述程序定序器被配置用于检查分支指令的目标地址，且响应于检查到该分支指令的目标地址表示在第一地址空间和第二地址空间之间的转变而在第一和第二模式之间切换。

27.根据权利要求16所述的数字处理器装置，其中第一地址空间是标准字地址空间和该第二地址空间是短字地址空间。

28.根据权利要求16所述的数字处理器装置，其中该第一地址空间是虚拟地址空间的第一虚拟页且该第二地址空间是虚拟地址空间的第二虚拟页。

29.一种操作包括存储器、程序定序器和执行单元的数字处理器的方法，包括：

在所述存储器中保存代码序列的指令；

产生代码序列的指令地址；

响应于在第一地址空间和第二地址空间之间的转移，自动地在第一操作模式和第二操作模式之间切换，其中第一和第二地址空间中的地址访问公共存储空间；

在第一操作模式中，访问第一地址空间中的第一指令长度的指令；

在第二操作模式中，访问第二地址空间中的第一指令长度、第二指令长度和第三指令长度的指令；和

执行所述代码序列中被访问的指令。

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