CN101848185A - 突发通信的帧同步信号设计技术 - Google Patents

Abstract

本发明公开了一种新的帧同步信号设计，以及相应的帧同步机制。同步信号由巴克码为母码，相应个数的48比特序列级联构成帧同步信号，该同步信号有非常好的峰值，旁瓣又非常低，在信号设计中采用了二次捕获思想，新设计的信号能实现信号的捕捉和通信的保持，并且采用该同步机制的突发通信系统具有低的系统复杂度、更好的系统误码率性能等特点。

Description

突发通信的帧同步信号设计技术

技术领域

本发明属于电子技术领域，如无线通信、移动通信、雷达、电子对抗等，特别涉及进行突发通信的无线移动通信系统。

背景技术

很多通信系统都处于连续工作的状态，此时一旦建立，信号就连续发生。这类系统对接收端捕获信号的响应时间无严格要求，但在某些通信系统中，信号是间歇甚至突发发生。最典型的是多接入系统，单个用户可以模型化为一定参数随机到达、随机长度的突发源。这种用户源信息特征显然不同于传统的连续恒稳信源，它要求传输的突发性，即当且仅当有数据到达的情况下才发起传输，并且在数据发送后停止传输，每次传输都有一个确定的时间。

突发模式的传输与接收技术与连续系统存在着很多不同之处：

1.突发通信系统存在着信号捕获、同步建立的过程，而且相对连续系统，信号捕获和同步建立的时间要尽可能短，这样才能提升系统的整体效率。

2.接收端收到的数据包其信号电平和噪声统计特性都有可能不同，所以解调前的一个数据包所得到的同步信息不能为解调下一个数据包所利用。突发通信系统对每一个新接收到的数据包都要解调以获得新的同步信息。

3.突发通信系统对于数据包的同步是基于数据辅助的。在连续通信系统中广泛应用的锁相环技术难以直接应用于突发通信系统。

4.从突发模式传输技术应用和实现的角度来看，其难点突出地体现在对同步参数的快速捕获上面。

本专利提出了一种新的同步信号设计，并对其相关特性进行了详细的分析。随后在借鉴巴克码设计思路的基础上，提出了一种新的帧同步机制。

发明内容

本发明的目的是提出一种新的帧同步信号设计，以及相应的帧同步机制，采用本发明方法设计的同步机制的突发通信系统具有低的系统复杂度、更好的系统误码率性能等特点。

本发明针对极短时间内传输大量比特流的突发通信系统。

本发明提出的同步信号设计是以如下一种48比特的同步序列为信号构造的基本单元，该48比特的同步序列为：

1111 1111 0111 1010 0101 1100 1100 1010 0010 1100 0000 0000

对于基于序列相关的突发通信系统，采用此48比特序列级联来构成同步信号，但并不是直接将多个48比特序列级联，本发明提出的同步信号设计是将一个13比特巴克序列作为母序列，巴克序列的每一比特再扩展为48比特，扩展方法为：对应的巴克序列比特是“1”，则对应的48比特序列整体不变；若对应位是“0”，则对应的48比特序列整体翻转(“1”翻转为“0”，“0”翻转为“1”)。13比特巴克序列为“0000011001010”，其方案的示意图如图1所示。该序列的帧同步序列非周期自相关函数图如图2所示，其有非常好的峰值，旁瓣又非常低。

在帧同步系统中，对于突发通信系统的接收端，其同步检测过程如下：

若有N位同步字{c₁，c₂，…c_N}，信息数据为d₁∈{-1，+1}，经过AWGN信道后，得到r_i。若在接收端观察连续N个采样点，帧同步器需面对以前两种情况：

H₀：r_i＝d_i+n_i，i＝1，2，…N

H₁：r_i＝c_i+n_i，i＝1，2，…N

其中H₀代表无同步字，H₁代表有同步字。H₀对应的判决为D₀，H₁对应的判决为D₁。

漏同步概率为P₁＝Pr{D₀|H₁}；

假同步概率为P₂＝Pr{D₁|H₀}；

正确检测概率为P₃＝1-P₂；

最大似然率检测为

$\mathrm{LRT}={\mathrm{\Λ}}^{\′}\left(r\right)=\frac{f_{R|H_0}\left(r\right|H_0)}{f_{R|H_1}\left(r\right|H_1)}\≥{\mathrm{\λ}}_i---\left(1\right)$

其中

为在假设H_l，l∈{0，1}成立条件下R的概率密度函数，λ为门限值。若Λ′(r)＜λ，则找到同步字，否则没有找到。考虑无记忆信道，则：

$f_{R|H_l}\left(r\right|H_l)=\underset{i=1}{\overset{N}{\mathrm{\Π}}}{f}_{R_i|H_l}\left(r_i\right|H_l)---\left(2\right)$

当l＝1，那么

$f_{R_i|H_1}\left(r_i\right|H_1)=\frac{1}{\sqrt{2\mathrm{\π}}\mathrm{\σ}}{e}^{-{(r_i-c_i)}^2/{2\mathrm{\σ}}^2}---\left(3\right)$

同理

$f_{R_i|H_0,d_i}\left(r_i\right|H_0,d_i)=\frac{1}{\sqrt{2\mathrm{\π}}\mathrm{\σ}}{e}^{-{(r_i-d_i)}^{2/{2\mathrm{\σ}}^2}}---\left(4\right)$

因为d_i概率同等p(d_i＝1)＝p(d_i＝-1)＝1/2，所以

$f_{R_i|H_0}\left(r_i\right|H_0)=\frac{1}{2}{f}_{R_i|H_0,d_i}\left(r_i\right|H_0,d_i=1)---\left(5\right)$

$+\frac{1}{2}{f}_{R_i|H_0,d_i}\left(r_i\right|H_0,d_i=-1)$

可得

取对数简化可得

$\mathrm{\Λ}=\mathrm{\Λ}\left(r\right)=\underset{i=1}{\overset{N}{\mathrm{\Σ}}}\ln (1+e^{-2r_i{c}_i/{\mathrm{\σ}}^2})\≥\mathrm{\λ}---\left(7\right)$

检测方法为找到与同步头字长度相同的接收端采样点窗口，与本地同步序列进行相关比较，若大于门限值则认为找到同步头，否则将窗口滑动一个比特位再进行比较。

从上突发通信接收端同步检测可以看出，在检测过程中可能出现漏同步和假同步的问题。漏同步是接收的同步码组中可能出现一些错误的码元，从而使识别器漏识别已出的同步码组；假同步是识别器将信息码元中和同步码相同的码组识别为同步信号。为此要增加帧同步的保护措施，提高帧同步的性能。

最常用的措施是将帧同步的工作划分为两种状态，即捕捉态和保持态。要提高帧同步的工作性能，必须要求漏同步概率P₁和假同步概率P₂都要低，但是这一要求对识别器判决门限的选择是矛盾的。所以将同步过程分成两种不同状态，以便在不同状态对识别器的判决门限提出不同要求，达到降低漏同步和假同步的目的。漏同步概率P₁和假同步概率P₂是衡量帧同步可靠性的主要指标^[42]。

捕捉态：判决门限提高，判决器允许帧同步码中最大错码数下降，假同步概率P₂下降；

保持态：判决门限降低，判决器允许帧同步码中最大错码数上升，漏同步概率P₁下降。漏同步概率：

$P_1=1-\underset{x=0}{\overset{k}{\mathrm{\Σ}}}{C}_n^x{(1-P_e)}^{n-x}{P}_e^x=\underset{x=k+1}{\overset{n}{\mathrm{\Σ}}}{C}_n^x{(1-P_e)}^{n-x}{P}_e^x---\left(8\right)$

假同步概率：

$P_2={\left(\frac{1}{2}\right)}^n\underset{x=0}{\overset{k}{\mathrm{\Σ}}}{C}_n^x---\left(9\right)$

正确检测概率：

$P_3=1-P_2=1-{\left(\frac{1}{2}\right)}^n\underset{x=0}{\overset{k}{\mathrm{\Σ}}}{C}_n^x---\left(10\right)$

式中P_e为码元错位概率，n为同步码组的码组元数，k为判决器允许码组中的错误码元最大数。

帧同步平均建立时间T衡量帧同步的效率，帧同步平均建立时间越短，通信的效率越高，通信的性能越好。因此帧同步平均建立时间T为

T＝(1+P₁+P₂)NT_b                              (11)

式中N是每帧的码元数目，T_b是每码元的时间宽度。

若假定48比特序列直接级联来构成帧同步信号为方案一，而本发明提出的方法为方案二，采用公式(1)到公式(11)实验两种方案的性能如图3所示，我们看到方案二的检测性能明显高于方案一。

附图说明

图1是帧同步信号设计方案。

其中，第一行是13位的巴克码，该码也可以是其它长度的巴克码。

图2是帧同步信号的相关性能示意图。

图中显示新设计的帧同步信号有非常好的峰值，旁瓣又非常低。

图3是两种帧同步信号设计方案的性能比较。

其中，虚线是48比特序列直接级联来构成帧同步信号方案的性能，实线是新设计帧同步信号方案的性能。

具体实施方式

本发明提出的帧同步信号设计构造为：采用如下一种48比特的同步序列为信号构造的基本单元，该48比特的同步序列为：

1111 1111 0111 1010 0101 1100 1100 1010 0010 1100 0000 0000

对于基于序列相关的突发通信系统，采用此48比特序列级联来构成同步信号，但并不是直接将多个48比特序列级联，本发明提出的同步信号设计是将一个13比特巴克序列作为母序列，巴克序列的每一比特再扩展为48比特，扩展方法为：对应的巴克序列比特是“1”，则对应的48比特序列整体不变；若对应位是“0”，则对应的48比特序列整体翻转(“1”翻转为“0”，“0”翻转为“1”)。

Claims (2)

1.一种新的帧同步信号设计方法，信号设计是以如下一种48比特的同步序列为信号构造的基本单元，该48比特的同步序列为：

1111 1111 0111 1010 0101 1100 1100 1010 0010 1100 0000 0000

将一个13比特巴克序列作为母序列，巴克序列的每一比特再扩展为如上的48比特，扩展方法为：对应的巴克序列比特是“1”，则对应的48比特序列整体不变；若对应位是“0”，则对应的48比特序列整体翻转，“1”翻转为“0”，“0”翻转为“1”；

2.根据权利要求1所述的一种新的帧同步信号设计方法，其母序列巴克序列的长度可以任意。

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