CN101835036B

CN101835036B - 将asi码流转换为spi码流的方法及实现该方法的接口电路

Info

Publication number: CN101835036B
Application number: CN2009100799263A
Authority: CN
Inventors: 殷英; 梁富林
Original assignee: Beijing Bbef Science and Technology Co Ltd
Current assignee: Beijing Bbef Science and Technology Co Ltd
Priority date: 2009-03-13
Filing date: 2009-03-13
Publication date: 2011-08-17
Anticipated expiration: 2029-03-13
Also published as: CN101835036A

Abstract

本发明属于数字电视激励器领域，尤其是一种将ASI码流转换为SPI码流的方法及实现该方法的接口电路。由专用芯片CY7B933转成SPI码流输入FPGA芯片，用FPGA编程实现A/B路码流自动切换，监测当前输入码速，查找同步后将数据送入缓存器、根据控制信道中的信道编码相关的信息查出相应的净荷码流码率要求，向DDS送出控制信号，将DDS输出调到需要的时钟频率上，在此时钟作用下，通过插入空包对码流进行规定的的码速调整。为保证PCR抖动在标准规定范围内，进行PCR校正，最终使输出码流成为数字调制器接收的SPI同步并行码流。优点是：输出频率稳定，节约接口硬件资源，降低系统成本；新的PCR校正方法，算法简单，容易实现，减少了系统资源的占用。

Description

将ASI码流转换为SPI码流的方法及实现该方法的接口电路

技术领域

本发明属于数字电视激励器领域，尤其是一种将ASI码流转换为SPI码流的方法及实现该方法的接口电路。

背景技术

随着数字电视技术的发展，MPEG2标准已被广泛地接受，它是声音和图像数字化的基础标准，可用于数字电视及数字声音广播、数字图像与声音信号的传输及多媒体等领域。在目前的广播电视系统的传输接口中，有两种MPEG-2视频传输接口标准：异步串行接口标准ASI和同步并行接口SPI。SPI码流共有11位有用信号，每位信号差分成两个信号用来提高传输抗干扰性，在物理链接上用DB25传输，因此连线多且复杂，传输距离短，容易出现故障。但SPI是并行11位信号，处理简单且扩展性强，因此目前一般的MPEG-2视频编码器的输出和视频解码器的输入都是标准的并行11位信号。ASI用串行传输，只需一根同轴电缆线传输，连线简单，传输距离长。

为了在有限的资源内尽可能做好数字调制工作，激励器中数字调制器能接受的数据是符合EN50083-9标准和规定速率的同步并行接口SPI传来的数据。SPI接口只适用于数据短距离传送，而一般，为了适应数据较长距离的传送新型数字设备中都习惯采用符合同步串行接口ASI标准的数据传送方式。

如何将同步串行接口ASI标准的数据转换成激励器中数字调制器能接受的符合EN50083-9标准和规定速率的同步并行接口SPI数据流是数字电视技术中的难题之一。这是因为从ASI进来的数据流，解码后通常是极不均匀的，数字调制器要求码流以规定的码率均匀输出，因此需要对输入码流进行码速调整，而码速调整必然会引起节目时钟参考(PCR)的抖动。

本设计人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种将ASI码流转换为SPI码流的方法及实现该方法的接口电路，经过不断的研究、设计，并经过反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明的目的在于针对现有技术的上述不足，提供了一种将ASI码流转换为SPI码流的方法及实现该方法的接口电路。

本发明的转换接口电路采用ALTERA公司的现场可编程逻辑器件(FPGA)EP1C6编程，并结合外围硬件电路，使得接口单元可以由ASI码流，系统时钟和控制信号输入，输出监测信号和符合数字电视调制器等要求的均匀、规范的同步并行码流。

本发明的将ASI码流转换为SPI码流的方法及实现该方法的接口电路是由如下技术方案来实现的。

一种将ASI码流转换为SPI码流的方法，采用现场可编程逻辑器件FPGA，并结合外围硬件电路，将输入的ASI接口同步串行码流转换为规范的能为数字调制器接收的SPI同步并行码流，具体包括下列步骤：

(1)码型转换，接收符合EN50083-9标准的ASI码流，并将其转成LVDS差分电平的SPI码流；

(2)提取用信息，判断有无码流，监测当前ASI码流的速率，有效码流及控制信息；

(3)查找同步，对传送包中的同步字节进行查找，并向外发数据同步和同步找到标志，将数据存入数据缓存器中；

(4)DDS生成，根据控制信息中的相关的信道编码信息，查出相应的净荷码流码率要求，向内部直接数字频率合成器DDS送出控制信号，将DDS输出调到需要的时钟频率上；

(5)码速调整，在内部DDS作用下，读出FIFO中的数据，当FIFO中的剩余数据不足5个包时插入空包从而进行规定的码速调整。

(6)PCR(节目参考时钟)校正，对输出码流进行PCR校正。

前述的将ASI码流转换为SPI码流的方法，其中所述码型转换是：将输入的ASI码流经过均衡后，输入到高速串行数据通信接收芯片，并锁定ASI码流时钟，检测同步字确定ASI比特流顺序，然后进行串/并转换；当高速串行数据通信接受芯片检测到有效数据时，输出当前数据有效指示SC/D，当SC/D信号位为低电平则是FPGA接收数据。

前述的将ASI码流转换为SPI码流的方法，其特征在于所述同步查找是对并行传送包中的同步字节进行查找，具体是：根据接收的字节是否是047H来确定TS包的同步字节；如果找到TS包同步字，判断随后188个字节或204个字节上是否仍然为47H，若连续3次47H后188字节皆为47H，则认为188字节同步找到；若连续3次47H后204字节皆为47H，则认为204字节同步找到，取前188字节为有效信号，舍掉后16字节。向外发数据同步，和同步找到标志，将数据存入异步FIFO中；在同步找到的情况下，若连续2次，47H后188字节或204个字节上已不为47H，则认为同步丢失；将转向重找47H。

前述的将ASI码流转换为SPI码流的方法，其中所述有用信息提取：从输入码流中提取必要的指示信息和码流自动切换；用27MHz钟对SC/D采样，如果在2¹⁰个27MHz钟脉冲时间内，都能采到SC/D，说明无码流，将无码流标志位置为“1”，送出无码流指示，自动切换到另一路；如果在不到2¹⁰个27MHz时间内，SC/D出现了低电平，即一段时间采到“0”，则将无码流输入标志置为“0”，不输出无码流指示，用下式计算当前码速：

CDRT＝Pn/t＝Pn/mT＝Pnf_CLK/m

式中p——为包数

n——为每个包的字节数

m——在P个包期内，钟脉冲的计数值

T，f_CLK——计数钟脉冲的周期T和频率f_CLK，T＝1/f_CLK和t＝mT；

前述的将ASI码流转换为SPI码流的方法，其中所述DDS生成是：根据控制中的相关的信道编码信息，查出相应的净荷码流码率要求，向内部直接数字频率合成器DDS送出控制信号，将DDS输出调到需要的时钟频率上；

前述的将ASI码流转换为SPI码流的方法，其中所述码速调整是：在内部DDS作用下，读出FIFO中的数据，当FIFO中的剩余数据不足5个包时插入空包从而进行规定的码速调整。

前述的将ASI码流转换为SPI码流的方法，其中所述PCR校正：在找到同步后，找有PCR的包，再在有PCR的包中，取出PCR值，并将其与本地PCR产生器的当前PCR值相减，差值插入原PCR字节中，送入FIFO；以规定码率读出和在有效数据包不足的情况下，填入空包；在读出同时，随时监视PCR包的出现，并取出PCR值，将其与本地PCR产生器的当前PCR值相加，得出的和，作为新的PCR值发出。

本发明还提供一种实现上述方法的接口电路，其中包括二高速串行数据通信接收芯片A、B，I2C专用转换芯片和现场可编程逻辑器件FPGA。所述I2C专用转换芯片是将通过I2C总线传输的控制信号进行转换，所述现场可编程逻辑器件FPGA中包含有用信息提取单元、同步查找单元、数据缓存器、空包生成单元，码速调整单元、PCR校正单元和直接数字频率合成器DDS，所述二高速串行数据通信接收芯片A、B将接收到的标准的ASI码流转换成TTL电平的SPI码流，送现场可编程逻辑器件FPGA中的有用信息提取单元，所述有用信息提取单元连接所述同步查找单元及直接数字频率合成器DDS，有用信息提取单元提取的有用信息包括：判断有无码流，检测当前ASI码流的速率，有效码流及控制信息，所述同步查找单元对并行传送包中的同步字节进行查找，将有效信号数据存入异步数据缓存器中；所述有用信息提取单元还根据控制中信道编码相关的信息向内部直接数字频率合成器DDS送出控制信号，将DDS输出调到需要的时钟频率；所述异步数据缓存器连接所述码速调整单元，码速调整单元以设定的时钟速率读取数据缓存器中的数据，通过插入空包进行规定的码速调整；所述码速调整单元的输出连接所述PCR校正单元，所述PCR校正单元对码速调整后的数据进行校正，成为数字调制器接收的SPI同步并行码流。

前述的接口电路，其中所述现场可编程逻辑器件FPGA还设有一锁相环PLL，所述锁相环PLL连接外部时钟30.24M，合成27M时钟为高速串行数据通信接收芯片提供工作时钟及系统本振，合成108M时钟给DDS提供参考时钟。

前述的接口电路，其中所述现场可编程逻辑器件的型号是EP1C6。

前述的接口电路，其中所述高速串行数据通信接收芯片的型号是CY7B933。

本发明的优点在于：

1、只用一个外部时钟30.24M，用FPGA内部PLL合成27M时钟为CY7B933提供工作时钟机系统本振，合成108M时钟给DDS提供参考时钟，使输出频率更稳定，节约接口硬件资源，降低系统成本。

2、接收符合EN50083-9标准的ASI码流由专用芯片CY7B933转成LVDS差分电平的SPI码流输入FPGA芯片，本转换接口能适应多种形式的码流的处理，包括对188字节/包和204字节/包，及单字节方式和连续字节方式两种方式下传送的输入码流的处理。

3、提供必要的指示信息：有/无码流，当前码速等，并能在某1路ASI输入无码流的情况下自动切换到另1路。

4、由FPGA内部生成DDS，节约资源，系统运行更稳定。

5、提出了一种新的PCR校正方法，算法简单，容易实现，减少了系统资源的占用。

综上所述，本发明具有上述诸多优点及实用价值，其不论在产品的结构或功能上皆有较大改进，在技术上有显著的进步，且较现有的频率合成器具有增进的突出多项功效，从而更加适于实用，并具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是本发明将ASI码流转换为SPI码流的方法流程图。

图2是本发明将ASI码流转换为SPI码流的接口电路方框图；

图3是本发明接口电路中PCR校正流程图。

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的(名称)其具体实施方式、结构、特征及其功效，详细说明如后。

有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚的呈现。通过具体实施方式的说明，当可对本发明为达成预定目的所采取的技术手段及功效得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。

如图1所示，本发明所提供的将ASI码流转换为SPI码流的方法包括码型转换，查找同步，有用信息提取，码速调整，PCR校正等部分，其中有用信息提取，查找同步，码速调整，PCR校正等部分在FPGA内部靠软件实现。

码型转换：在ASI接口的接收端，输入ASI接口的码流经过均衡后，输入到CY7B933芯片。它由内部的时钟锁相环首先锁定ASI码流时钟，检测同步字K28.5；找到后即确定了ASI比特流顺序，然后进行串/并转换。当CY7B933检测到有效数据时，CY7B933将输出一位当前数据有效的指示SC/D，当SC/D信号位为低电平时FPGA接收数据。

同步查找：由串转为并后，对传送包中的同步字节的寻找。相关标准规定，此值为47H(16进制)。传送包可以是连续的字节块，也可以是单个字节块。每种块还会有两种情况即：188字节/包，204字节/包(含16个空字节和16个CRC字节)。同步搜索单元就是为搜索同步字节而设定的单元。由于DMB-T数字调制器，只接受188字节/包的格式，所以输出时要对204字节/包进行截短处理。

根据接收的字节是否是047H来确定TS包的同步字节；如果找到TS包同步字，判断随后188个字节或204个字节上是否仍然为47H？若连续3次47H后188字节皆为47H，则认为188字节同步找到；若连续3次47H后204字节皆为47H，则认为204字节同步找到，取前188字节为有效信号，舍掉后16字节。向外发数据、同步，和同步找到标志，将数据存入异步FIFO中。在同步找到的情况下，若连续2次，47H后188字节或204个字节上已不为47H，则认为同步丢失。将转向重找47H。

有用信息提取：所述有用信息包括：判断有无码流，监测当前ASI码流的速率，有效码流及控制信息；

所述判断有无码流的具体步骤是用27MHz钟对SC/D采样，因为SC/D，高电平对应于无效数据期，所以如果在2¹⁰一个(1024个)27MHz钟脉冲时间(38μs)内，都能采到SC/D，便说明无码流，将无码流标志位置为“1”，送出无码流指示，自动切换到另一路；如果在不到38μs时间内，SC/D出现了低电平，即一段时间采到“0”，则将无码流输入标志置为“0”，不输出无码流指示；

所述监测当前ASI码流的的具体步骤是速率计算当前码速。这里采用定字节法这个方法参照物是TS包，即在固定数量的包期内，计数占用的时间t。这时当前码率CDRT可用下式计算：

CDRT＝Pn/t＝Pn/mT＝Pnf_CLK/m

式中p——为包数

n——为每个包的字节数

m——在P个包期内，钟脉冲的计数值

T，f_CLK——计数钟脉冲的周期T和频率f_CLK，T＝1/f_CLK和t＝mT。

在P＝10的情况下，对于188字节/包方式

CDRT＝1880f_CLK/m

而对于204字节/包方式：

CDRT＝2040f_CLK/m

若考虑到对最终204字节/包也要被截为188字节/包，因此，204字节/包时，可以只采用式(3)进行计算。其实，即使对204方式用1880来计算，误差也小于10％，这在工程上是可以接受的。所以，当前码率的计算，无论是188方式还是202方式都可只用式(3)计算，不必随188或204方式交换。

在钟频使用30.24MHz的情况下，当前码率CDRT的计算可用下式：

CDRT＝56851.2/m MByte/s

可见，只要用常系数除法进行计算即可。

显然，这种方法得到的估计的码流速率精度是较高的。而且，由于不需要累积较长的时间，所以估计速度也较快。

DDS生成：本发明由软件在FPGA内生成直接数字频率合成器DDS，给定参考频率后能够根据频率和相位设定值生成所需的任何频率，控制输出频率。频率调节控制字FTW计算如下：

FTW＝(f_OUT×2³²)/sysclk

式中f_OUT-要求DDS输出的频率；

sysclk——DDS的参考时钟。

在根据控制信息中的信道编码相关的信息(载波调制方式，帧头长度，FEC——内码码率)，查出相应的净荷码流码率要求，由查表发向内部生成的DDS送出控制信号，将DDS输出调到需要的时钟频率上。本发明用FPGA内部锁相环电路PLL生成108M时钟作为DDS的参考时钟，系统工作更稳定。

码速调整通过对TS流帧的头部进行设置(0x47，0xlf，0xff，0x10)，后面的字节用0x00填充，可以人为地输出空包，这就提供了一种较好的码率调整方法。在调整时，先将数据存入先进先出(FIFO)，由FPGA利用内部DDS输出时钟控制FIFO读，当FIFO中的剩余数据多于5个包时将数据读出，不足5个包时插入一个空包，等待FIFO有数据并满足条件时，再读FIFO内部的数据，这样实现TS流的码率调整。

PCR校正：由于码速调整时加的空包较多，因而PCR抖动较大，所以要进行PCR校正。本单元PCR的校正也是由FPGA实现，算法简单，去抖效果好。基本方法是：找到同步后，找有PCR的包，再在有PCR的包中，取出PCR值，并将其与本地PCR产生器的当前PCR值相减，差值插入原PCR字节中，送入FIFO。自然，无PCR的包也会按序送入FIFO。接下来就是以规定码率读出和在有效数据包不足的情况下，填入空包。不过，在读出同时，随时监视PCR包的出现，并取出PCR值，将其与本地PCR产生器的当前PCR值相加，得出的和，作为新的PCR值发出，图3便是以上述方法为依据实现PCR校正的方块图。

图2是实现上述方法的接口电路方框图，其中包括二高速串行数据通信接收芯片A、B，I2C专用转换芯片和现场可编程逻辑器件FPGA。所述现场可编程逻辑器件FPGA中包含有用信息提取单元、同步查找单元、数据缓存器、空包生成单元，码速调整单元、PCR校正单元和直接数字频率合成器DDS。所述I2C专用转换芯片连接控制单元和有用信息提取单元，将通过I2C总线传输的控制信号进行转换，所述二高速串行数据通信接收芯片A、B将接收到的标准的ASI码流转换成TTL电平的SPI码流，送现场可编程逻辑器件FPGA中的有用信息提取单元，所述有用信息提取单元连接所述同步查找单元及直接数字频率合成器DDS，有用信息提取单元提取的有用信息包括：判断有无码流，检测当前ASI码流的速率，有效码流及控制信息，所述同步查找单元对并行传送包中的同步字节进行查找，将有效信号数据存入异步数据缓存器中；所述有用信息提取单元还根据控制信息中信道编码相关的信息向内部直接数字频率合成器DDS送出控制信号，将DDS输出调整到需要的时钟频率；所述异步数据缓存器连接所述码速调整单元，码速调整单元以设定的时钟速率读取数据缓存器中的数据，通过插入空包进行规定的码速调整；所述码速调整单元的输出连接所述PCR校正单元，所述PCR校正单元对码速调整后的数据进行校正，成为数字调制器接收的SPI同步并行码流。

利用现场可编程逻辑器件FPGA内部锁相环PLL，所述锁相环PLL时钟管脚连接外部时钟30.24M，合成27M时钟为高速串行数据通信接收芯片提供工作时钟及系统本振，合成108M时钟给DDS提供参考时钟。

所述现场可编程逻辑器件的型号是EP1C6。

所述高速串行数据通信接收芯片的型号是CY7B933。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims

1.一种将ASI码流转换为SPI码流的方法，其特征在于采用现场可编程逻辑器件FPGA，并结合外围硬件电路，将输入的ASI同步串行码流转换为规范的能为数字调制器接收的SPI同步并行码流，具体包括下列步骤：

(1)码型转换，接收符合EN50083-9标准的ASI码流，并将其转换成LVDS差分电平的SPI码流；

(2)提取有用信息，判断有无码流，监测当前ASI码流的速率，有效码流及控制信息；

(4)DDS生成，根据控制信息中的相关的信道编码信息，调整DDS输出频率；

(5)码速调整，插入空包进行规定的码速调整；

(6)PCR校正，对输出码流进行PCR校正。

2.根据权利要求1所述的将ASI码流转换为SPI码流的方法，其特征在于所述码型转换是：将输入的ASI码流经过均衡后，输入到高速串行数据通信接收芯片，并锁定ASI码流时钟，检测同步字，确定ASI比特流顺序，然后进行串/并转换；当高速串行数据通信接收芯片检测到有效数据时，输出当前数据有效的指示SC/D，当SC/D信号位为低电平则是FPGA接收数据。

3.根据权利要求1所述的将ASI码流转换为SPI码流的方法，其特征在于所述同步查找是对并行传送包中的同步字节进行查找，具体是：根据接收的字节是否是47H来确定TS包的同步字节；如果找到TS包同步字，判断随后188个字节或204个字节上是否仍然为47H若连续3次47H后188字节皆为47H，则认为188字节同步找到；若连续3次47H后204字节皆为47H，则认为204字节同步找到，取前188字节为有效信号，舍掉后16字节；向外发数据同步，和同步找到标志，将数据存入异步FIFO中；在同步找到的情况下，若连续2次，47H后188字节或204个字节上已不为47H，则认为同步丢失；将转向重找47H。

4.根据权利要求1所述的将ASI码流转换为SPI码流的方法，其特征在于所述有用信息提取：从输入码流中提取必要的指示信息和码流自动切换；用27MHz钟对SC/D采样，如果在2¹⁰个27MHz钟脉冲时间内，都能采到SC/D，说明无码流，将无码流标志位置为“1”，送出无码流指示，自动切换到另一路；如果在不到2¹⁰个27MHz时间内，SC/D出现了低电平，即一段时间采到“0”，则将无码流输入标志置为“0”，不输出无码流指示，用下式计算当前码速：

CDRT＝Pn/t＝Pn/mT＝Pnf_CLK/m

式中p——为包数

n——为每个包的字节数

m——在P个包期内，钟脉冲的计数值

5.根据权利要求1所述的将ASI码流转换为SPI码流的方法，其特征在于所述DDS生成是：根据控制中的相关的信道编码信息，查出相应的净荷码流码率要求，向内部直接数字频率合成器DDS送出控制信号，将DDS输出调到需要的时钟频率上。

6.根据权利要求1所述的将ASI码流转换为SPI码流的方法，其特征在于所述码速调整是：由FPGA利用内部DDS输出时钟控制FIFO读，当FIFO中的剩余数据多于5个包时将数据读出，不足5个包时插入一个空包，等待FIFO有数据并满足条件时，再读FIFO内部的数据，这样实现TS流的码率调整。

7.根据权利要求1所述的将ASI码流转换为SPI码流的方法，其特征在于所述PCR校正：在找到同步后，找有PCR的包，再在有PCR的包中，取出PCR值，并将其与本地PCR产生器的当前PCR值相减，差值插入原PCR字节中，送入FIFO；以规定码率读出和在有效数据包不足的情况下，填入空包；在读出同时，随时监视PCR包的出现，并取出PCR值，将其与本地PCR产生器的当前PCR值相加，得出的和，作为新的PCR值发出。

8.一种实现权利要求1所述方法的接口电路，其特征在于包括二高速串行数据通信接收芯片A、B、I 2C专用转换芯片和现场可编程逻辑器件FPGA；所述I2C专用转换芯片连接控制单元和有用信息提取单元，将通过I2C总线传输的控制信号进行转换；所述现场可编程逻辑器件FPGA中包含有用信息提取单元、同步查找单元、数据缓存器、空包生成单元，码速调整单元、PCR校正单元和直接数字频率合成器DDS，所述二高速串行数据通信接收芯片A、B将接收到的标准的ASI码流转换成LVDS差分电平的SPI码流，送现场可编程逻辑器件FPGA中的有用信息提取单元，所述有用信息提取单元连接所述同步查找单元及直接数字频率合成器DDS，有用信息提取单元提取的有用信息包括：判断有无码流，检测当前ASI码流的速率，有效码流及控制信息，所述同步查找单元对并行传送包中的同步字节进行查找，将有效信号数据存入异步数据缓存器中；所述有用信息提取单元还根据控制中信道编码相关的信息向内部直接数字频率合成器DDS送出控制信号，将DDS输出调到需要的时钟频率；所述异步数据缓存器连接所述码速调整单元，码速调整单元以设定的时钟速率读取数据缓存器中的数据，通过插入空包进行规定的码速调整；所述码速调整单元的输出连接所述PCR校正单元，所述PCR校正单元对码速调整后的数据进行校正，成为数字调制器接收的SPI同步并行码流。

9.根据权利要求8所述的接口电路，其特征在于所述现场可编程逻辑器件FPGA内部锁相环PLL连接外部时钟30.24M，合成27M时钟为高速串行数据通信接收芯片提供工作时钟及系统本振，合成108M时钟给DDS提供参考时钟。

10.根据权利要求8所述的接口电路，其特征在于所述现场可编程逻辑器件的型号是EP1C6；所述高速串行数据通信接收芯片的型号是CY7B933。