CN101828124A - 磁场传感器 - Google Patents

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CN101828124A CN200880111859A CN200880111859A CN101828124A CN 101828124 A CN101828124 A CN 101828124A CN 200880111859 A CN200880111859 A CN 200880111859A CN 200880111859 A CN200880111859 A CN 200880111859A CN 101828124 A CN101828124 A CN 101828124A
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维克托·泽尔恩
罗伯图斯·A·M·沃尔特斯
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Abstract

本发明涉及包括具有第一侧(S1)的衬底的磁场传感器。该衬底在第一侧(S1)包括含有半导体层(P-SUB)的硅，半导体层(P-SUB)包括掩埋N阱(DNW)。在包括半导体层(P-SUB)的硅中设置具有发射极区(PE+，NE+)、基极区(PB+，NB+)和第一集电极区(CLR1)和第二集电极区的双极晶体管。发射极区(PE+，NE+)位于第一侧(S1)掩埋N阱(DNW)上方。根据本发明，双极晶体管设置成在操作中，发射极电流(IEM)穿过基极区(PB+，NB+)的一部分分布在第一和第二集电极区(CLR1，CLR2)上，获得第一和第二集电极电流(ICL1，ICL2)，其中通过与电流面垂直的磁场分量(Bx，Bz)确定第一和第二集电极电流(ICL1，ICL2)之间的差。获得与三阱技术兼容的双极磁晶体管，可以检测与电流面垂直的方向的磁场。该磁场传感器与三阱技术兼容，并具有高线性和高灵敏度。本发明还涉及包括这种磁场传感器(Snsr)的集成电路和设置有这种集成电路的卡。

Description

磁场传感器
技术领域
本发明涉及一种磁场传感器、包括这种磁场传感器的集成电路和包括这种集成电路的卡。
背景技术
在硅集成电路中存在许多磁场检测的解决方案，例如已知的具有集成放大器的霍尔板、双极或单极性质的磁晶体管(JFETs或MOSFETs)、磁电阻和磁二极管。
US2005/0230770公开了一种垂直霍尔元件，包括：衬底；具有第一导电类型并设置在衬底中的半导体区；以及设置在半导体区的磁场检测部分。在电流沿着衬底的垂直方向流经磁场检测部分的情形下，磁场检测部分能够检测平行于衬底表面的磁场。半导体区是包括导电掺杂以及在其中扩散的扩散层。半导体区由扩散层制成，使得该器件具有高度设计自由度。垂直霍尔器件设置为测量平行于芯片表面的磁场分量。霍尔器件的缺点是其灵敏度和线性相对较低。
GB2126009A公开了一种包括仅具有一个单发射极区和基极区的横向双极磁晶体管的磁场传感器。基极区采用杂质原子重掺杂，并包含在采用杂质原子轻掺杂的硅衬底的表面中。硅衬底是与基极区相反的导电类型，在基极区和衬底之间提供PN结。通过设置在硅衬底表面的至少一个第二集电极接触，PN结反向偏置。磁晶体管的发射极区、集电极区和基极接触相邻对齐。横向双极磁晶体管的主要缺点是不能与三阱技术兼容，这是由非常特殊的发射极需求造成的。例如，需要较低的发射极掺杂，在大部分实施例中发射极和基极区设置成由单发射极电极覆盖的平行条纹，这增大了基极电流从而提高发射极效率。
在Schneider等人的“Integrated micromachined decoupled CMOSchip on chip”，Micro Electro Mechanical Systems，1997，MEMS 97，Proc.IEEE，26-30 Jan 1997，pp 512-517中，公开了一种关于制作热、电和机械解耦的n掺杂硅微结构的新技术。n硅可以含有p阱区，并且因此可以含有不受限制的CMOS电路和换能器。此外，该技术能够不采用外延层晶片实现具有不同厚度的硅膜的廉价制造。这是基于商业上可用的工业CMOS多阱工艺，随后是采用电化学蚀刻停止层从晶片背侧的各向异性KOH蚀刻步骤。作为一个示例，实现了在深N阱中的解耦CMOS磁性传感器微系统。该阱由电介质薄膜悬挂。悬挂物的热隔离具有4600℃/W的热阻。微系统热时间常数为3.3ms。传感器操作温度的稳定减小了传感器信号偏移的漂移效应，该传感器信号偏移涉及达5倍因子的环境温度变化。这个技术的缺点是与三阱技术不兼容。还需要各种附加步骤，如从背侧的蚀刻步骤。
从上述内容可以理解，已知的磁场传感器取决于所选择的解决方案，受到各种缺点的影响，如低灵敏度、低线性、与常规基线CMOS技术(通常是三阱技术)不兼容(由于需要附加的处理步骤)。
发明内容
本发明的目的是提供一种具有高灵敏度和线性的磁场传感器，并且与三阱CMOS技术兼容。与三阱CMOS技术兼容的传感器受到特别关注，因为从65nm技术节点开始以及进一步地，所有基线CMOS工艺预期是三阱类型，见下面的链接，例如：“http://www.commsdesign.com/showArticle.jhtml？articleID＝192200561”，以及“http://www.fujitsu.com/downloads/MICRO/fma/pdf/MixSignal0407.pdf”。
当在传统CMOS技术中集成这样的磁场传感器时，对传感器则不需要附加的处理步骤。
本发明由独立权利要求限定。从属权利要求限定有利的实施例。
在第一方面，本发明涉及一种传感器，包括含有半导体衬底的硅，该衬底具有第一侧，该衬底是第一导电类型，该衬底包括掩埋N阱，该衬底包括具有发射极、基极和集电极的双极晶体管，该衬底包括：第二导电类型的第一集电极区和第二集电极区，所述第一和第二集电极区形成双极晶体管的集电极的一部分，其中所述发射极位于第一侧掩埋N阱上方，其中所述第一和第二集电极区、所述基极、以及所述发射极位置彼此相对设置成在操作中，发射极电流穿过基极的一部分分布在第一和第二集电极区上，获得第一和第二集电极电流，其中由与电流面垂直的磁场分量，确定第一和第二集电极电流之间的差，其中穿过发射极、基极、以及第一和第二集电极区限定所述电流面，并且所述电流面沿着由发射极电流以及第一和第二集电极电流限定的方向延伸。
根据本发明的磁场传感器的特征的效果是获得可以与三阱技术兼容的双极磁晶体管，可以感测与电流面垂直的方向的磁场。在存在位于发射极区下方的掩埋N阱时，磁场传感器与三阱技术的兼容性也保留。分离集电极配置可以实现高线性和高灵敏度。
优选地，第二导电类型的发射极区形成双极晶体管的发射极，并且第一导电类型的基极区形成双极晶体管的基极。
在根据本发明的磁场传感器的实施例中，电流面沿着与衬底第一侧垂直的方向延伸，其中集电极区在掩埋N阱中形成，其中基极区是p型半导体而发射极区是n型半导体。该实施例构成了垂直双极npn磁晶体管结构，其优点是可以感测与衬底第一侧平行的磁场。该实施例在于认识到三阱CMOS技术中的掩埋N阱可以用作双极晶体管集电极电流的电流路径，该掩埋N阱通常用于隔离半导体器件中的P阱。
在根据本发明的磁场传感器的实施例中，掩埋N阱包括通过衬底的分隔区沿着与第一侧平行的方向分隔的两个部分，该两部分形成第一和第二集电极区。该实施例是有利的，因为其特征是控制穿过基极区的发射极电流在第一和第二集电极区上的分布。关于控制分布，这意味着在没有磁场存在的情况下可以实现电流的分布，这可以称为零磁场电流分布。工艺变化可能引起零磁场电流分布的偏移，这可以通过针对发射极电流有意移动分隔区来进行补偿。替代地，也可以对零磁场电流分布有意偏移，用于在有多个磁场传感器时提供更多变量或磁场传感器的“随机”读出。
在根据本发明的磁场传感器的实施例中，当从与衬底垂直的方向看时，半导体衬底的分隔区与发射极区中心对齐。该实施例特征可以是穿过基极区的发射极电流在第一和第二集电极区上的相等的零磁场分布。
在根据本发明的磁场传感器的实施例中，当从与衬底垂直的方向看时，半导体衬底的分隔区与发射极区中心偏移预定距离。偏移量决定了在集电极区上、穿过基极区的发射极电流的分布。位于第一集电极区侧的分隔区越多，穿过基极区流向第二集电极区的发射极电流就越大，反之亦然。这可以用于实现前面讨论的效果。
在根据本发明的磁场传感器的实施例中，传感器还包括n型接触区，该n型接触区从第一侧延伸至掩埋N阱中的集电极区，从而特征是将集电极区和电路电连接。n型接触区可以放置在任何适当的位置，只要其相对于发射极区和基极区的位置使其不影响电流分布。这基本上表明不应太靠近发射极区。此外，优选地，接触区同样应该放置在离发射极区相等的距离以便保证更加相等的电流分布。
在根据本发明的磁场传感器的实施例中，传感器还包括第二导电类型的第三集电极区和第四集电极区，第三和第四集电极区形成双极晶体管的集电极的一部分，其中第三和第四集电极区、基极区、以及发射极区位置彼此相对设置成在操作中，发射极电流穿过基极区的一部分也在第三和第四集电极区上分布，获得第三和第四集电极电流，其中由与另一电流面垂直的另一磁场分量，确定第三和第四检测电流之间的差，另一电流面沿着与衬底的第一侧垂直的方向延伸，其中穿过发射极区、基极区、以及第三和第四集电极区限定另一电流面，并且另一电流面沿着由发射极电流以及第三和第四集电极电流的流动方向限定的方向延伸。该实施例实际上构成了2合1磁场传感器，有利地，特征是实现了2维磁场方向的测量。通过第一和第二集电极区测量垂直于电流面的第一磁场分量，并且通过第三和第四集电极区测量垂直于另一电流面方向的第二磁场分量。
在根据本发明的磁场传感器的实施例中，电流面和另一电流面彼此互相垂直。在这种结构中，实际磁场方向可以由集电极区测量的两个磁场矢量分量确定。
在根据本发明的磁场传感器的实施例中，集电极区、基极区以及发射极区位于第一侧掩埋N阱上方，并且沿着与第一侧平行的方向位置彼此相对设置。该实施例构成了横向双极磁晶体管结构，其优点是可以感测与衬底第一侧垂直的磁场。当用于与垂直双极磁晶体管结构或2合1的2维磁场传感器结合时，这个实施例是非常有利的，其特征是分别实现了2D磁场测量(在与衬底第一侧垂直的平面内)和3D磁场测量。
在根据本发明的磁场传感器的实施例中，在第一导电类型的基极区中形成第二导电类型的集电极区和发射极区。这个实施例特征是基极区中附加漂移场或霍尔场的应用。
在最后提到的实施例的第一个变型中，基极区包括两个具有更高掺杂浓度的第一导电类型的基极接触区，两个基极接触区中的第一个设置在与面对集电极区的一侧相对的发射极区的一侧，两个基极接触区中的第二个设置在与面对发射极区的一侧相对的集电极区的一侧。因此获得的结构构成了三阱CMOS技术中的横向漂移辅助双极磁晶体管(lateraldrift-aided bipolar magnetotransistor)，可以感测垂直磁场分量。
在第二个变型中，基极区包括两个具有更高掺杂浓度的第一导电类型的基极接触区，两个基极接触区中的第一个设置在面对集电极区的发射极区的一侧，两个基极接触区中的第二个设置在发射极区相对的一侧。因此获得的结构构成了三阱CMOS技术中具有注射调制(injectionmodulation)的横向双极磁晶体管(lateral bipolarmagnetotransistor)，可以测量垂直磁场分量。
在第二方面，本发明涉及包括至少一个按照本发明的磁场传感器的集成电路。
-具有第一侧和相对的第二侧的衬底；
-设置在衬底第一侧的电子电路，其中该电子电路包括至少一个磁场传感器，以及
-通过采用晶片级类型沉积处理步骤设置在衬底第二侧的可磁化区，该可磁化区的磁矩配置为产生在至少一个磁场传感器的位置可检测的磁场。
这样的集成电路构成了提供抵御外部攻击第一级防护的非常简单的结构。所需要的全部东西是在第二侧上的可磁化区，以及在衬底第一侧的至少一个根据本发明的磁场传感器。此外，采用常规沉积处理技术在衬底上提供这些附加特征，这使得能够实现高度小型化解决方案，因为减小了尺寸，该解决方案非常适合用于银行卡。尝试从其环境中(例如银行卡)去除根据本发明的集成电路会造成可磁化区损坏(部分去除)或者甚至完全去除。在可磁化区已经磁化(使得可磁化区具有在至少一个磁场传感器的位置处产生可检测的磁场的磁矩)的情况下，这种损坏或去除可以通过提供抵御外部攻击的第一级安全的至少一个磁场传感器检测到。
优选地，该电子电路至少包括CMOS电路。CMOS电路与三阱技术完全兼容，并且因此这个实施例特征是易于集成磁晶体管(与三阱技术兼容)和电子电路。
在第三方面，本发明涉及包括按照本发明的集成电路的卡。这种卡在集成电路的可磁化区(部分)去除/损坏后无法使用。当从卡上去除集成电路时，这种(部分)去除/损坏可能已经发生。替代地，在一些实施例中，黑客也许想改变可磁化区的磁化(在重新编程的情形下)。本发明也能检测这种类型的黑客攻击。在卡的任何操作之前，将检验集成电路的真实性。由于至少一个磁场传感器的磁场的实际值可以与存储的第一参考值相比较，所以在没有磁场传感器检测该事件时，实际上不可能去除或损坏可磁化区。因此，在(部分)去除可磁化区后，可以检测到包含本发明的集成电路的卡不再是真实的。
本发明的卡优选地是包含任何金融或私人数据，或提供对任何建筑或信息访问权的智能卡。对这种智能卡，安全需求表现出持续增加，这涉及到提高这些智能卡的置信度和使用。替代地，该卡可以是应答器型的卡，能够无接触地读出。该卡也可以是钞票。在这种情况下，集成电路必须非常薄。另一种类型卡是用于移动电话的SIM卡。在无接触地读出时，卡将包含与接入设备通信的天线。然后，集成电路中的电子电路与所述的天线连接。
参考下面所述的实施例，本发明的这些和其它方面将显而易见，并结合这些实施例，来阐述本发明的这些和其它方面。
附图说明
在附图中：
图1示出了按照本发明第一实施例的磁场传感器的示意性截面图；
图2示出了按照本发明第二实施例的磁场传感器的示意性截面图；
图3示出了图1的磁场传感器的示意性俯视图和更详细的示意性截面图；
图4示出了图2的磁场传感器的示意性俯视图和更详细的示意性截面图；
图5示出了按照本发明第三实施例的磁场传感器的示意性俯视图；
图6示出了按照本发明第四实施例的磁场传感器的示意性俯视图；
图7示出了按照本发明第五实施例的磁场传感器的示意性俯视图；
图8示出了按照本发明第六实施例的集成电路的示意性俯视图和截面图；
图9示出了按照本发明第七实施例的集成电路的示意性俯视图和截面图，以及
图10示出了按照本发明第八实施例的卡的示意性截面图。
具体实施方式
应该注意的是上述实施例阐明而非限制本发明，本领域熟练的技术人员在不背离所附加权利要求的范围的情况下，将能够设计许多替代实施例。在权利要求中，任何放置在括号内的参考符号不解释为限制本权利要求。采用动词“包括”及其词形变化并不排除除在权利要求中以外的元件或步骤的存在。在元件前的冠词“一”或“一个”不排除多个这样的元件的存在。本发明可以通过包括几个不同的元件的硬件，以及通过适当编程的计算机来实现。在器件权利要求中列举了多个手段，这些手段中的多个可以通过一个相同的硬件来实施。重要的是，在相互不同的附属的权利要求中列举的某些措施不表示不能组合这些措施以获得好处。在所有附图中，类似或相同的特征用相同的参考符号或标识表示。
在硅IC中存在许多磁场检测的解决方案，例如已知的具有集成放大器的霍尔板、双极或单极性质的磁性晶体管(JFETs或MOSFETs)、磁电阻和磁二极管。与三阱CMOS技术兼容的传感器受到特别关注，因为从65nm技术节点开始以及进一步地，所有基线CMOS工艺都可能是三阱类型，见下面的链接，例如：“http://www.commsdesign.com/showArticle.jhtml？articleID＝192200561”，以及“http://www.fujitsu.com/downloads/MICRO/fma/pdf/MixSignal0407.pdf”。
由于技术开发原因，应该不需要用于传感器的附加的处理步骤。
在本说明书中，集成电路的“前侧”定义为集成电路上提供电路的一侧。在本说明书中这个侧面也被称为“衬底的第一侧”。类似地，集成电路的“背侧”定义为与前侧相对的一侧，在本说明书中，该侧也被称作“衬底的第二侧”。
图1示出了按照本发明第一实施例的磁场传感器的示意性截面图。该磁场传感器包括具有第一侧S1(前侧)和第二侧S2(背侧)的衬底P-SUB的p型硅。替代地，可以使用具有p型硅的任何类型的衬底(例如任何层上的硅技术)，包括在衬底顶部上设置的层。双极(npn)垂直磁性晶体管(VMT)通过下列方式实现。在衬底P-SUB的第一侧S1形成P阱PW，P阱PW的一部分形成基极区并且用作双极晶体管的基极。衬底经由与双极晶体管的衬底端子SUB连接的衬底接触区PS+接触。在P阱PW中形成与基极端子BS相连的重掺杂的p型接触区PB+。在P阱PW中形成用作发射极的重掺杂的n型区NE+。该发射极与发射极端子EM相连。在P阱PW下方形成设置成用作双极晶体管的集电极的掩埋N阱DNW。掩埋N阱DNW通过形成接触区的N阱区NW1、NW2与发射极区NE+的两个相对侧面接触。接触区NW1、NW2经由高掺杂n型接触区NC+与集电极端子CL1、CL2相连。这个几何结构(geometry)保证在双极晶体管操作期间，穿过基极区的发射极电流IEM分为两个集电极电流ICL1、ICL2。实际上，这意味着掩埋N阱DNW包括两个集电极区CLR1、CLR2，穿过基极区的发射极电流IEM分布在该两个集电极区上。该几何结构可以设计(在对称性、尺寸、掺杂分布等方面)成，在零磁场情况下，集电极电流ICL1、ICL2同样大。在双极晶体管操作期间，垂直于电流面的面内磁场分量Bx(磁通密度)将引起差分集电极电流(或集电极电流ICL1、ICL2的差)，差分集电极电流与面内磁通密度分量Bx成正比。电流面定义为通过发射极区NE+、基极区PW以及集电极区CLR1、CLR2的平面，并且该电流面沿着由发射极电流IEM(垂直于衬底P-SUB第一侧S1)以及集电极电流ICL1、ICL2流动的方向限定的方向延伸。在上述示例中，电流面与在图1中附图的平面一致。
在图1中的磁场传感器与三阱CMOS技术兼容，最有可能用于所有65nm及超过65nm的技术节点(欲了解更多有关三阱的信息可参见：“http://www.thresholdsystems.com/news_sr.htm”，在Point 2a下面)。可以通过掩埋N阱DNW、P阱PW以及N阱NW1、NW2，很大程度上实现该兼容性。然而必须强调的是，在现有技术中，掩埋N阱的作用是电分离位于其中的P阱。这是通过适当偏置阱为正确的电压，使得pn结反向偏置来完成。这种偏置技术对本领域的熟练技术人员是众所周知的。这个特定的实施例，其中三阱CMOS技术中的掩埋N阱用作电流分配器或电流分流器，不是本领域熟练的技术人员考虑到的，而将其认为是本发明人的认识。
为了采用本发明的磁场传感器，需要测量电流差的电路，以获得垂直于电流面的磁场分量的值。测量磁场传感器响应的一种方法是采用恒定发射极电流源(未示出)偏置该磁场传感器，将集电极与电流镜相连，并将集电极之一与电流电压转换器相连。对本领域的熟练技术人员建造这样的测量电路或提供替代方式是众所周知的。在上述提到的设置的情形下，输出将是：
ΔIC＝K·Bx·IE·μHn，
其中Bx是在x方向的磁场分量的值，IE是发射极电流，μHn是n型霍尔迁移率，并且K是取决于几何结构和处理参数的常数。
在本说明书中，双极晶体管的物理结构和操作对本领域的熟练技术人员是众所周知的，因此只在本说明书中简单讨论。
在上述阐述的示例中所有的导电类型都可以反转(p型到n型，和n型到p型)。在那种情况下，获得具有代替掩埋N阱的掩埋P阱的技术。虽然，这是较不常规的技术，但是必须强调这个技术依然可行。在上述示例中高掺杂接触区不是必要的，而是可选的。然而，采用这个接触区是很推荐的，例如用来减小接触电阻或用来避免在与双极晶体管接触处形成肖特基二极管(未示出)。
图2示出了按照本发明第二实施例的磁场传感器的示意性截面图。这个实施例与图1中的实施例不同的是，现在集电极区CLR1，CLR2形成为两个单独的掩埋N阱DNW1，DNW2，掩埋N阱DNW1，DNW2被分隔区SR沿着与衬底第一侧S1平行的方向分隔开。分隔区SR可以是任何类型的非导电材料，或者正如这个实施例的情形，可以是衬底P-SUB的与掩埋N阱DNW1、DNW2相反的导电类型的部分。在这个实施例中，相对于基极端子BS和衬底端子SUB(通常接地)的电位，发射极端子EM的电位优选保持在负电位。基极端子BS优选与衬底端子SUB连接。该措施可确保基极-发射极界面的pn结正向偏置。然后基极-衬底界面没有电位差，以防止产生减小传感器的效率的大量衬底电流ISUB。从发射极注入的电子穿越基极区，其中该电子是少数载流子。它们优选流向比衬底电位更高电位的集电极区。除了其他参数，双极晶体管的基极输运因子取决于基极长度。一个相当长的基极长度将造成具有很低基极输运因子或高复合的双极晶体管。这会增大基极电流并减小集电极电流。所以，为了降低在基极中少数载流子(电子)与多数载流子(空穴)的复合，优选小的基极长度。
由于这个意图对称结构的两个部分的对准错误或错配，很有可能在图2的磁场传感器的输出信号中出现偏移。关于偏移，这意味着当没有垂直于电流面的磁场分量Bx时，存在集电极电流ICL1、ICL2之间的差。错配可能是阱NW1、NW2、DNW1、DNW2、PW的掺杂水平不均匀的结果。在一些实施例中，只要偏移的值是已知的并且是常数，这并不是大问题。于是，偏移的符号和幅度甚至可以帮助随机化在传感器阵列中的各个传感器的输出。这样的传感器阵列可以用于指纹或密码关键字产生的应用中。
图3示出了图1的磁场传感器的示意性俯视图和更详细的示意性截面图。在这个图中示出了隔离区ISO。隔离区ISO定义了没有扩散区可以形成的区域。这个隔离区优选包括浅沟槽隔离形式的氧化硅，也被称作STI，或者局部硅氧化物，也被称作LOCOS。然而，其他电绝缘材料(如氮化硅)也是可行的，例如参见“http://www.thresholdsystems.com/news_sr.htm”。
图4示出了图2的磁场传感器的示意性俯视图和更详细的示意性截面图。在这个图中以类似图3的方式示出了隔离区ISO。
图5示出了按照本发明第三实施例的磁场传感器的示意性顶视图。通过增加另一对集电极区使得能够测量沿着平行于衬底第一侧方向的另一磁场分量By，在图1和2中说明的实施例可以向2维场测量能力扩展。实际上，实现了具有4个集电极端子(CL1、CL2、CL3、CL4)的双极晶体管，以代替2个。优选地，该结构如图5中所说明的那样对称设计，这意味着电流面和另一电流面彼此相互垂直。
在如图5中说明的实施例，在磁场传感器操作期间，集电极区C1、C3测量第一磁场分量By，其中可以得到下面的公式：
ΔIC13＝K’·By·IE·μHn.
其中ΔIC13是集电极区C1、C3之间的集电极电流的差，其中By是沿y方向磁场分量的值，IE是发射极电流，μHn是n型霍尔迁移率，并且K是取决于几何结构和处理的常数。
对集电极区C2、C4，测量磁场分量Bx，可以得到类似的公式：
ΔIC24＝K’·Bx·IE·μHn.
其中ΔIC24是集电极区C2、C4之间的集电极电流的差，其中Bx是沿x方向磁场分量的值，IE是发射极电流，μHn是n型霍尔迁移率，并且K是取决于几何结构和处理的常数。
图6和7示出了按照本发明的第四实施例和第五实施例的磁场传感器的示意性顶视图。该实施例构成了与三阱CMOS技术兼容的横向磁性晶体管(LMT)。LMT可以感测垂直于芯片表面的磁场分量(Bz)。在图6和7的磁场传感器的实施例中，集电极区NC1+、NC2+、PC1+、PC2+、基极区(由N阱NW或P阱PW形成)以及发射极区NE+、PE+位于掩埋N阱DNW的上方，并且沿着平行于衬底P-SUB的第一侧的方向位置彼此相对设置。
图6示出了所谓的pnp(左边)型和npn(右边)型漂移辅助LMT。为了在基极区中施加电场(通过在接触区上施加不同电压)，帮助来自发射极PE+、NE+的注入的少数电荷载流子到达两个集电极PC1+、PC2+、NC1+、NC2+，在N阱(对于pnp型)和P阱(对于npn型)的两侧设置两个基极接触区NB1+、NB2+、PB1+、PB2+。在两个基极端子之间流过的电流是多数载流子电流(对于pnp型是电子，对于npn型是空穴)，其结果是将会建立横向霍尔场，这影响注入基极区的少数载流子的流动(在pnp型中是空穴，在npn型中是电子)。于是，作用在这些少子上的洛伦兹力具有附加效果，因为附加的霍尔角度，它增加了差分集电极电流。可以获得下列公式：
ΔIC＝K”BzIE(μHn+μHp)
其中ΔIC是集电极区PC1+、PC2+之间的集电极电流的差，其中Bz是沿z方向磁场分量的值，IE是发射极电流，μHp是p型霍尔迁移率，μHn是n型霍尔迁移率，并且K”是取决于几何结构和处理的常数。漂移辅助LMT背后的物理及其操作对本领域的熟练技术人员是众所周知的，例如在S.Middelhoek和S.A.Audet的“Silicon sensors”，AcademicPress，1989，ISBN 0-12-495051-5中。
图7示出了注入调制(injection modulation)LMT，其中在基极-发射极结上的霍尔电压引起差分集电极电流。示出了pnp(左边)型和npn(右边)型。在发射极区PE+、NE+的两侧设置了两个基极接触区NB1+、NB2+。通过在接触区施加不同的电压，将建立霍尔电压，引起向基极区(由阱区NW、PW形成的)中的注入是不均匀的(例如发射极左手侧将比右手侧注入更多)。注入调制LMT背后的物理及其操作对本领域的熟练技术人员是众所周知的，例如在S.Middelhoek和S.A.Audet的“Siliconsensors”，Academic Press，1989，ISBN 0-12-495051-5中。
对保护IC以抵御其目的是从中获取数据的物理攻击有着越来越多的需求。来自IC背侧的物理攻击成为IC日益重要的威胁，尤其对银行卡。虽然以前提出了集成电路背侧保护的各种方案，这些方案是复杂并且昂贵的解决方法。此外，已知的方案由于其复杂性无法与传统的光刻技术兼容，并且必须在制造过程的后期进行。
在本说明书中，半导体器件的“前侧”定义为该半导体器件上提供电路的侧面。在本说明书中这个侧面也被称为“衬底的第一侧”。类似地，集成电路的“背侧”定义为与前侧相对的一侧，在本说明书中，该侧也被称作“衬底的第二侧”。
凡在本申请中提到磁场是“可检测的”，这意味着磁场应当局部至少超过任何背景磁场(例如地球磁场)的值，并且优选地最好超过该背景磁场达十倍因子。很难指出什么是真正的下限。首先，如果背景磁场是地球磁场，其强度和方向主要取决于地理位置、海拔高度等。其次，取决于采用的磁场传感器的灵敏度，并且取决于最后围绕磁场传感器的外围电路，外围电路设置为补偿低信噪比。认为设想对于特定背景磁场起作用的磁场传感器是熟练的技术人员的常规手段和常规工作和实验能力之内。
在本申请中，凡提到词“衬底”，就是指衬底以及一切依靠晶片级类型沉积处理步骤集成在其上面的任何东西，该晶片级类型沉积处理步骤包括如下步骤：化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、物理气相沉积(溅射)、旋涂、喷涂、原子层沉积(ALD)或等离子体增强化学气相沉积(PECVD)。不视为衬底的一部分的是衬底载体(例如封装的引线框架)、用于将衬底安装在另一部分如封装或衬底载体上的粘接层(树脂、粘合剂、焊接材料)。
图8和9示出了按照本发明的磁场传感器的可能的应用。图8说明了按照本发明第六实施例的集成电路的示意性顶视图和横截面图，特征是抵御来自其第二侧S2(背侧)的外部攻击的第一级防护。在图中右手边的截面图是在图中左手边的俯视图中沿线AA’截取的。集成电路IC包括具有第一侧S1(前侧)和第二侧S2(背侧)的衬底SUB。在第一侧S1提供了一个电子电路(未示出)。该电子电路包括磁场传感器Snsr。在衬底SUB的第二侧S2通过晶片级类型沉积处理步骤提供可磁化区MR。在图8中的磁场传感器(还有在图9中的)是晶体管。其特征是作为单独实体/模块集成在电子电路中，或者可以与另一电路例如模数转换器相结合。
可磁化材料如钕铁硼(NdFeB)或钴-铂(CoPt)，可以通过溅射步骤沉积在衬底SUB的第二侧S2。这可以通过在DC或RF类型溅射系统中在压力典型为1-20毫托的氩气(Ar)中，从这些材料的均匀靶来实现。磁化发生在溅射系统外部，或者在均匀磁场(以获得一个单个均匀磁畴)中来进行，或者通过在初沉积膜上方移动更小磁化器件(磁轭)限定较小的亚芯片级区域来进行。通过使这种移动实际上是随机的，可以获得磁畴的随机分布。
设置可磁化区MR以便其具有足够的矫顽力，并且剩磁可以保持一些磁“信息”在其中。然后，任何磁信息可以产生一个杂散磁场，可以被集成电路IC前侧S1的磁场传感器Snsr检测到。在图8中，可磁化区MR设置有一个具有磁矩M的的磁畴MD。采用不同的表述，磁畴定义为在一个主要方向上具有磁化的畴。在这个示例中，磁矩M方向为平行于衬底SUB第一侧S1的方向。磁畴MD可以覆盖衬底SUB的全部背侧S2。选择磁畴MD的磁矩M以便可以检测到磁场传感器Snsr位置的磁场H。在图8的截面图中，示出的一对磁力线FL仅用作示例说明的目的。实际上，磁力线FL可以沿着与此处所示不同的路径。然而必要的是：磁场传感器Snsr位置的局部磁场H超过某一最小值便可以检测到。这个最小值也取决于存在的任何背景磁场。显然，应当采取措施屏蔽集成电路IC不受外部磁场影响。这可以通过集成电路IC的封装实现，但是增加了集成电路IC的成本。所获得的较低的背景磁场意味着可以检测到的最低下限可以移动到更低的磁场强度。然而，在这种情况下磁场传感器Snsr的灵敏度会成为限制因素。
在图8中磁场传感器Snsr放置在集成电路IC的中部仅用作示例说明的目的。替代地，磁场传感器Snsr可以放置在任何其他存在可检测磁场H的位置。另外，磁场传感器Snsr设置在邻接第一侧S1的表面。然而，该磁场传感器也可以设置距离衬底SUB第二侧S2的表面一段距离。这例如是集成电路IC包括互连层(未示出)和在元件顶部包括电介质(包括钝化层)时的情形，这些元件例如是晶体管、电容、电阻及形成电子电路一部分的电感。在本说明书中，词语“在第一侧”绝不希望限于“在表面”。
在图8中，可磁化区MR设置为在电子电路位置主要产生具有平行于衬底SUB第一侧S1延伸的横向磁场分量H的磁场。按照这一点，磁场传感器Snsr应当可以感测横向磁场分量。在替代的实施例中，可磁化区MR设置为在电子电路位置产生具有垂直于衬底SUB第一侧S1延伸的纵向磁场分量的磁场。类似地，磁场传感器Snsr应当可以感测纵向磁场分量。在另一实施例中这两个方面被混合。
尝试从其环境(例如银行卡或封装)去除图8的集成电路IC会造成可磁化区MR损坏(部分去除)或者甚至完全去除。这种损坏或去除造成所产生的磁场改变并且可以被磁场传感器Snsr检测到。在检测到之后，可以启动任何适当的动作(重置、删除内容、通过烧断熔丝自毁等)，这提供抵御外部攻击的第一级安全。磁场传感器可以包括用于产生数字输出比特的模数转换装置(AD转换器)。
图9说明了根据本发明第七实施例，集成电路的示意性顶视图和横截面图，特征是抵御来自其第二侧S2(背侧)的外部攻击的更高级防护。在图中右手边的截面图是在图中左手边的俯视图中沿线AA’截取的。在集成电路IC的实施例中，可磁化区MR设置有四个磁畴MD1、MD2、MD3、MD4，其中每一个磁畴具有不同的磁矩M。磁畴的第一个MD1具有第一方向的第一磁矩MD1，磁畴的第二个MD2具有与第一方向相反的第二方向的第二磁矩MD2。在第一磁畴MD1和第二磁畴MD2之间有一个具有变化方向的磁化的界面MDI。这个界面也称作畴壁。在这个示例中，界面MDI沿着与衬底SUB的边缘呈角度的直线延伸。在其他实施例中，该界面可以沿着其他曲线延伸和/或界面与衬底SUB的边缘呈不同的角度。
在衬底的第一侧S1提供了四个磁场传感器Snsr1、Snsr2、Snsr3、Snsr4的矩阵。正如图8的实施例，磁场传感器包括用于产生数字输出比特的模数转换装置(AD转换器)。在图9的横截面图中，示出了由第一磁畴MD1产生的一对磁力线FL1和由第二磁畴MD2产生的一对磁力线FL2。示出这些磁力线FL1、FL2仅用作示例说明的目的。实际上，磁力线FL1、FL2可以沿着与所示不同的路径。然而必要的是：磁场传感器Snsr1、Snsr2、Snsr3、Snsr4位置的局部磁场H1、H2超过某一最小值便可以检测到。第一和第二磁场传感器Snr1、Snsr2放置在由第一磁畴MD1产生的磁场中。第三和第四磁场传感器Snr3、Snsr4放置在由第二磁畴MD2产生的磁场中。磁场传感器Snsr1、Snsr2、Snsr3、Snsr4的方向使得可以感测沿图9中截线AA’方向延伸并且平行于衬底SUB第一侧S1的磁场分量。除了其他参数(如传感器在不均匀磁场中的位置)，通过磁矩MD1y、MD2y沿着图9中截线AA’的方向并且平行于衬底SUB第一侧S1的分量，确定磁场传感器Snsr1、Snsr2、Snsr3、Snsr4检测的局部磁场H1、H2。
同图8中说明的实施例类似，尝试从其环境(例如银行卡或封装)去除图9的集成电路IC会造成可磁化区MR损坏(部分去除)或者甚至完全去除。这种损坏或去除造成所产生的磁场改变并且可以被磁场传感器Snsr1、Snsr2、Snsr3、Snsr4之一检测到。在检测到之后，可以启动任何适当的动作(重置、删除内容、通过烧断熔丝自毁等)，这提供抵御外部攻击的第一级安全。
磁场传感器通常具有局部检测范围。在这个范围之外的可磁化区的损坏不能被检测到。在图9中在衬底上提供更多磁场传感器扩大了总检测范围，并且因此提高了集成电路IC的安全级别。在图9中，为示例说明的目的，附加传感器被加在拐角位置LCA。同样，为了示例说明设计者的设计自由度，在集成电路另一拐角位置LCB处设置另外的附加传感器，感测垂直于磁场分量MD1y、MD2y的另一磁场分量MD1x、MD2x。
当磁场传感器Snsr1、Snsr2、Snsr3、Snsr4放置在不同的磁场H1、H2中，这可能造成磁场传感器Snsr1、Snsr2、Snsr3、Snsr4中每一个都有不同的读数。这个特征可以用于产生设备的特定识别码(芯片ID)，可以通过正确配置可磁化区MR(磁畴的数量、磁畴的磁矩、磁畴的尺寸等)和/或通过配置磁场传感器阵列Snsr1、Snsr2、Snsr3、Snsr4(磁场传感器的数量、磁场传感器的位置、磁场传感器的类型/灵敏度、磁场传感器的方向等)来实现。采用这些不同参数，可以获得磁场传感器任何顺序的所需输出值。
获得一个唯一的芯片ID的最简单的方法是配置具有预定磁化模式的可磁化区MR并且包含分布在集成电路IC第一侧上方的足够密集的感测元件的阵列。感测距离大约为100-750微米(衬底的典型厚度)。其结果是，为了实现最佳检测可能性，磁化模式不可以有太细的间距(磁畴不应当太小)。
如果可磁化区MR的磁化模式是随机性质，以这种方式就无法正确复制，可以获得集成电路的非常有吸引力的实施例。并且，本领域的熟练的技术人员也已知如何制作材料使随机磁化模式发生(例如参见：Robert C.O’Handley(MIT)，“Modern Magnetic Materials.Principlesand Applications.”，John Wiley&Sons，Inc，New York)。
一种方法可以采用可改变的特殊形状的磁轭以获得“随机”磁化模式。上述参考文献说明了其内在地具有随机磁化模式分布的材料。这例如在具有垂直各向异性的薄膜单晶磁性石榴石(钇铁石榴石(YIG))中是显而易见的。畴可见为“意大利面条”式的有序化，也称为条纹式畴。欲了解更多有关这方面的信息也可参见：“http://psroc.phys.ntu.edu.tw/cjp/download.php？d＝1&pid＝1685以及“http://depts.washington.edu/kkgroup/publications/PDF/2004_Chun_Fe_domain_coup.pdf”。
关于“随机磁化模式”，当考虑到例如在一个或更多批次中制造的多个集成电路时，这意味着该磁化模式由具有随机的位置、尺寸或方向的畴构成。一旦可磁化区具有这种随机磁化模式，实际上就不可能重现这样的可磁化区。那么，这获得了物理上不可复制函数(uncloneablefunction)，下文中被称为PUF。
最近，Pappu的“Physical One-Way Functions”MIT，2001年3月介绍了所谓的物理不可复制函数(PUFs)，作为产生用于加密目的的安全密钥的成本效益方法。PUF被描述为用作哈希函数和用于验证目的。因为通过PUFs，数据实质上存储在材料中而不是电路中，该技术也用作需要验证的器件的一部分，例如安全传感器。许多进一步发展集中于发展不同类型的PUFs。基于PUF的非常实用的属性，即响应的唯一性和PUF的不可复制性，PUFs的应用集中于采用PUFs作为智能卡和信用卡的唯一标识，或者作为在两个部分之间密钥产生的“便宜”来源(普通的随机性)，参见P.Tuyls等，“Information-Theoretic Security Analysisof Physical Uncloneable Functions”。
如果PUF用于数字数据安全存储的系统，这种统可包括：
-数据存储装置(例如嵌入式存储器或独立存储器)；
-物理不可复制函数，下文简称为PUF，包括用于接收异议(challenge)的输入和用于产生对异议响应的输出；
-确定与数据存储装置相关联的标识的装置；
-用于向PUF提供标识的表征作为异议以及用于从PUF接收相应的响应的装置；
-用于执行加密操作的加密单元，对数据存储装置中存储的数字内容项目进行保密或验证，在加密单元中，在从所接收的响应获得的密码关键字的控制下，执行加密操作。
在这个系统中，PUF用于产生密码关键字。PUF的输入与数据存储装置相关联。因此，PUF将密码关键字绑定到数据存储装置。由于PUF不可复制，存储在数据存储装置的内容的复制变得毫无意义。在没有初始的PUF时，复制的内容项目的加密操作不会产生期望的结果。该加密操作可以是任何加密操作，优选验证或加密/解密。
根据本发明的集成电路IC也可通过使可磁化区MR至少对红外光和可见光是不透明而实现防篡改。当可磁化区MR至少对红外光和可见光是不透明的，并且当可磁化区MR和电子电路如上述方式彼此相对放置，就获得了更高的安全级别。从背侧S2的光学检验方法在没有去除可磁化区MR时实际上不可能进行。然而，这种去除必然会被磁场传感器Snsr1、Snsr2、Snsr3、Snsr4检测到，这可以用于清除在电子电路中的保密内容。替代地，这也可以用于关闭或重置该电子电路。
几乎每一种磁性材料都是不透明的，例如铁氧体、磁性金属合金、纳米晶材料。某些类型的石榴石是例外，例如钇铁石榴石(YIG)是透明的。
图10示出了包括按照本发明的集成电路的卡的示意性截面图。卡100包括设置集成电路的凹处。集成电路包括衬底5。在衬底5的前侧设置了多个磁场传感器45，并在衬底5的背侧设置了可磁化层50a。可磁化层50a设置有磁矩，使得在多个磁场传感器45的位置可检测到由其产生的磁场。衬底5安装在导电衬底载体50b(例如采用粘接层)上。衬底载体50b图案化成单独的导体。在图10中的集成电路还在其前侧设置有键合焊盘70，通过键合线80与衬底载体50b相连。衬底载体用于将衬底5经由导电衬底载体50b的单独导体连接到外界。此外，在半导体器件上方设置钝化层60，该钝化层60在连接至衬底载体50b的键合焊盘70的位置具有孔。以示例应用的方式，这个组件已经安装在例如是智能卡应用的塑料卡100中。在尝试从其环境中去除集成电路时，去除了衬底载体50b。在去除衬底载体时，可磁化区50a可以被部分去除(损坏)或完全去除。这种去除将影响由磁场传感器检测到的磁场。一旦检测到磁场改变(从而真实性的改变)，集成电路就采取措施防止黑客获取存储在其中的信息，例如通过删除其内容或通过自身重置。因此获得更安全的卡。
在替代的实施例中，衬底载体50b也设置有磁矩。于是，由磁场传感器45检测到的磁场是由可磁化层50a和衬底载体50b产生的磁场总和。在这个实施例中，即使可磁化区50a完整地保留(如果黑客非常小心操作这有可能的情形)，也已经检测到从卡100去除集成电路。
按照本发明的磁场传感器有利的集成到如图10所说明的卡100中，由于其能与三阱CMOS技术兼容，很有可能成为从65nm技术节点开始的主流处理技术。
在第一方面，本发明提供了包括具有第一侧的衬底的磁场传感器。衬底包括在第一侧的含有掩埋N阱的半导体层的硅。在包括半导体层的硅中设置一种双极晶体管，该双极晶体管具有由发射极区形成的发射极、由基极区形成的基极，以及由第一集电极区和第二集电极区形成的集电极。发射极区位于第一侧掩埋N阱上方。根据本发明，双极晶体管在操作中这样布置：发射极电流穿过基极区的一部分分布在第一和第二集电极区上方，获得第一和第二集电极电流，其中通过与电流面垂直的磁场分量确定第一和第二集电极电流之间的差。获得的双极磁晶体管结构可以与三阱技术兼容，并且可以检测与电流面垂直的方向的磁场。磁场传感器与三阱技术的兼容性也存在于发射极区下方的掩埋N阱之中。分离集电极配置可以实现高线性和高灵敏度。
在第二方面，本发明提供了包括具有第一侧和相对的第二侧的衬底的集成电路。在衬底第一侧设置电子电路，该电子电路包括至少一个按照本发明的磁场传感器。通过采用晶片级类型沉积处理步骤在衬底第二侧设置可磁化区，该可磁化区的磁矩配置为产生在至少一个磁场传感器的位置可检测的磁场。集成电路构成了一个非常简单的结构。所需要的全部东西是在衬底第二侧上的可磁化区和在衬底第一侧上的至少一个磁场传感器。此外，采用沉积处理技术在衬底上提供这些附加特征，这使得能够实现高度小型化解决方案，因为减小了尺寸，该解决方案非常适合用于银行卡。尝试从其环境中(例如银行卡)去除根据本发明的集成电路会造成可磁化区损坏(部分去除)或者甚至完全去除。在可磁化区已经磁化(使得可磁化区具有在至少一个磁场传感器的位置处产生可检测的磁场的磁矩)的情况下，这种损坏或去除可以通过设置有抵御外部攻击的第一级安全的至少一个磁场传感器检测到。按照本发明的磁场传感器有利的与集成电路集成，由于其能与三阱CMOS技术兼容，很有可能成为从65nm技术节点开始的主流处理技术。
在第三方面，本发明提供了设置有这种集成电路的卡。在尝试从卡去除集成电路时，可磁化区可能被去除(损坏)或者完全去除。这种去除将影响由磁场传感器检测到的磁场。一旦磁场改变，则可检测到违背真实性，集成电路采取措施以防止黑客获取存储在其中的信息，例如通过删除内容或自身重置。按照本发明的卡是更安全的。
本发明可以适用于各种应用领域。正如本说明书先前讨论的那样，磁场传感器可以用于测量来自硬磁层或硬磁体的杂散磁场，硬磁层或硬磁体附加到芯片的背侧，以检测该磁层或磁体是否仍然作为提供抵御通过背侧进行入侵或观察的保护而存在。另一些应用可包括以下的主要方面：用于运动或横向/旋转位移(无刷电机、键盘开关等)的机械传感器、非接触式电流测量、生物医学应用、电子罗盘。
按照本发明的集成电路和磁场传感器的各种变化都是可能的，只要不背离本发明权利要求的范围。

Claims (10)

1.一种磁场传感器，包括含有半导体衬底(P-SUB)的硅，该衬底(P-SUB)具有第一侧(S1)，该衬底(P-SUB)是第一导电类型，该衬底(P-SUB)包括掩埋N阱(DNW)，该衬底(P-SUB)包括具有发射极(EM)、基极以及集电极的双极晶体管，该衬底(P-SUB)包括：第二导电类型的第一集电极区(CLR1)和第二集电极区(CLR2)，所述第一和第二集电极区(CLR1，CLR2)形成双极晶体管的集电极(CL1，CL2)的一部分，其中所述发射极(PE+，NE+)位于第一侧(S1)掩埋N阱(DNW)上方，其中所述第一和第二集电极区(CLR1，CLR2)、所述基极(PB+，NB+)、以及所述发射极(PE+，NE+)位置彼此相对设置成在操作中，发射极电流(IEM)穿过基极(PB+，NB+)的一部分分布在第一和第二集电极区(CLR1，CLR2)上，获得第一和第二集电极电流(ICL1，ICL2)，其中由与电流面垂直的磁场分量(Bx，Bz)，确定第一和第二集电极电流(ICL1，ICL2)之间的差，其中穿过发射极(PE+，NE+)、基极(PB+，NB+)、以及第一和第二集电极区(CLR1，CLR2)限定所述电流面，并且所述电流面沿着由发射极电流(IEM)以及第一和第二集电极电流(ICL1，ICL2)限定的方向延伸。
2.根据权利要求1所述的磁场传感器，其中所述电流面沿着与衬底的第一侧(S1)垂直的方向延伸，其中所述集电极区(CLR1，CLR2)形成在掩埋N阱(DNW)中，其中形成基极的基极区(PB+)是p型半导体，构成发射极的发射极区(NE+)是n型半导体。
3.根据权利要求2所述的磁场传感器，其中所述掩埋N阱(DNW)包括通过衬底(P-SUB)的分隔区(SR)沿着与第一侧(S1)平行的方向分隔的两个部分(DNW1，DNW2)，所述两个部分(DNW1，DNW2)形成第一和第二集电极区(CLR1，CLR2)。
4.根据权利要求3所述的磁场传感器，其中当从与衬底(P-SUB)垂直的方向看时，所述半导体衬底(P-SUB)的分隔区(SR)与所述发射极区(NE+)中心对准。
5.根据权利要求3所述的磁场传感器，其中当从与衬底(P-SUB)垂直的方向看时，所述半导体衬底(P-SUB)的分隔区(SR)与所述发射极区(NE+)中心偏离预定距离。
6.根据权利要求2至5中任一项所述的磁场传感器，其中所述传感器还包括第二导电类型的第三集电极区和第四集电极区，第三集电极区和第四集电极区形成双极晶体管的集电极(CL1，CL2，CL3，CL4)的一部分，其中第三集电极区和第四集电极区、基极区(PB+)、以及发射极区(NE+)位置彼此相对设置成在操作中，发射极电流(IEM)穿过基极区(PB+)的一部分也分布在第三集电极区和第四集电极区上，获得第三和第四集电极电流，其中由与另一电流面垂直的另一磁场分量(By)，确定所述第三和第四集电极电流之间的差，所述另一电流面沿着与衬底(P-SUB)的第一侧(S1)垂直的方向延伸，其中穿过发射极区(NE+)、基极区(PB+)、以及第三集电极区和第四集电极区限定所述另一电流面，并且所述另一电流面沿着由发射极电流(IEM)以及第三和第四集电极电流的流动方向限定的方向延伸。
7.根据权利要求1所述的磁场传感器，其中所述集电极区(NC1+，NC2+，PC1+，PC2+)、所述基极区(NW，PW)、以及发射极区(PE+，NE+)位于第一侧(S1)掩埋N阱(DNW)上方，并且沿着与第一侧(S1)平行的方向位置彼此相对设置。
8.根据权利要求7所述的磁场传感器，其中在第一导电类型的基极区(NW，PW)中形成第二导电类型的集电极区(NC1+，NC2+，PC1+，PC2+)和发射极区(PE+，NE+)。
9.根据权利要求8所述的磁场传感器，其中所述基极区(PB+，NB+)包括第一导电类型、但具有更高的掺杂剂浓度的两个基极接触区(NB1+，NB2+，PB1+，PB2+)，所述两个基极接触区中的第一个(NB1+，PB1+)位于发射极区(PE+，NE+)面对集电极区(NC1+，NC2+，PC1+，PC2+)的一侧或与该侧相反，所述两个基极接触区中的第二个(PB1+，PB2+)位于所述集电极区(NC1+，NC2+，PC1+，PC2+)与面对发射极区(PE+，NE+)的一侧相反的一侧，或者位于发射极区(PE+，NE+)的相对侧。
10.一种集成电路，包括至少一个如前述权利要求中任一项所述的磁场传感器。
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