CN101802926A - 时间交织的跟踪和保持 - Google Patents
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Abstract
本申请涉及一种装置，该装置包括具有至少三个端子的第一晶体管元件以及至少一个开关单元。本申请还涉及一种方法、其上存储有计算机程序的计算机可读介质、以及包括该装置的跟踪和保持电路。该装置包括具有至少三个端子的第一晶体管元件，其中，为第一端子提供第一电压以及为第二端子提供第二电压。该装置包括第一开关单元，其中，第三端子经由所述第一开关单元连接至地电位。晶体管元件包括预定的阈值电压。第一电压和第二电压是预定的交流电压。晶体管元件配置用于使得在第一预定交流电压与第二预定交流电压之间的差分电压高于预定的阈值电压并且第一开关单元不导通时，利用所述第一预定交流电压来对所述第三端子充电。
Description
技术领域
本申请涉及一种装置，包括具有至少三个端子的第一晶体管元件以及至少一个开关单元。本申请还涉及一种方法、一种存储有计算机程序的计算机可读介质和一种包括所述装置的跟踪和保持电路。
背景技术
为了对例如卫星接收机的宽带信号进行采样，跟踪和保持(T/H)电路需要大约1GHz的带宽以及50dB以上的线性度。对于包括软件的无线电元件，甚至需要更大的带宽。为了能够将T/H电路与模拟数字转换器(ADC)一起嵌入数字集成电路(IC)中，T/H电路和ADC的功耗应当限于几百毫瓦。时间交织是一种将功率效率与高速度相结合的良好方式。然而，时间交织T/H电路需要每信道的信号带宽远超过独立信道的采样速率。此外，时间交织T/H电路需要其信道之间的匹配。该T/H电路可以是如在文献“A 1.6GS/s，16times interleaved track&hold with 7.6ENOB in 0.12μm CMOS，”S.M.Louwsma，E.J.M.vanTuijl，M.Vertregt，P.C.S.Scholtens and B.Nauta，Proc.ESSCIRC，pp343-346，Sept 2004中描述的后继，包括改进的带宽，线性度和信道匹配。
在文献“A 1GS/s 11b Time-Interleaved ADC in 0.13μm CMOS，”S.Gupta，M.Choi，M.Inerfield，J.Wang，ISSCC Dig.Tech.Papers，pp264-265，Feb 2006中，提供了一种防止时间交织T/H电路中的计时误差的技术。该技术使用前端采样开关，该前端采样开关仅在主时钟周期的二分之一内闭合。这种方法的缺点是带宽的减小。为了增大带宽，可以使开关非常大，但是这样电荷注入误差变成了问题。
另一种技术是使用主时钟来使不同的采样时刻同步，如在文献“ADual-Mode 700-Msample/s 6-bit 200-Msamples/s 7-bit A/D Converter ina 0.25μm Digital CMOS Process，”K.Nagaraj et al.，IEEE JSSC，vol.35，pp 1760-1768，Dec 2000中的，该技术实现了良好的计时对准，并且不具有前端采样开关的缺点。
在供电噪声使得性能变差的应用中，由于所产生的供电噪声低，所以通常使用电流型逻辑(CML)。CML使用差分信号，其中信号摆幅约为二分之一供电电压。对于需要全摆幅信号的应用，即，T/H电路中的采样开关，必须将CML信号转换成全摆幅信号。这可以由根据图13所示的现有技术的实施例来实现。从图13可以看出，在所示实施例内需要八个晶体管元件。
由于实际晶体管失配，图13所示的电路产生时滞(skew)，所述时滞对于电路的每个实例而言是不同的。在图13所示的电路的实施例中，许多晶体管对时滞变化作出贡献。尽管这些晶体管的缩放减小了这种变化，然而功耗提高了并且尺寸甚至变得对于高性能应用而言不实用。功耗可能变得过大，或者电路所产生的供电噪声可能变得过大。
本申请的一个目的是提供一种装置，其中，显著减小了时滞的影响。另一目的是避免在转变瞬间本地供电电压的影响。另一目的是降低功耗。另一目的是减小所产生的供电噪声。另一目的是减小延迟。另一目的是减小添加到本发明的装置的抖动。
发明内容
利用一种装置解决了这些和其他问题，该装置包括具有至少三个端子的第一晶体管元件，其中，为第一端子提供第一电压，以及为第二端子提供第二电压。该装置包括第一开关单元，其中，第三端子经由所述第一开关单元连接至地电位。所述第一晶体管元件包括预定的阈值电压。所述第一电压和所述第二电压是预定的交流电压。所述晶体管元件配置用于使得在第一预定交流电压与第二预定交流电压之间的差分电压高于预定的阈值电压并且所述第一开关单元不导通的情况下利用所述第一预定交流电压为所述第三端子充电。
根据本申请的装置包括至少第一晶体管元件。所述晶体管元件包括三个端子，如，漏极、源极和栅极。可以提供多于三个的端子。为第一端子(如，源极端子)提供第一电压。为第二端子(如，栅极)提供第二电压。根据本申请可以看出，作为第一和第二电压的预定的交流电压适于驱动晶体管元件。可以根据系统需求，具体地根据晶体管元件的阈值电压来设置第一电压和第二电压两者。第二预定交流电压可以与第一预定交流电压至少在相移上有所不同。有利地，该电压可以包括大约180°的相移。然而，电压的其他走向以及使用两个电流信号或其他作为输入信号也是可能的。
此外，本装置包括连接在地电位与晶体管元件的第三端子(如，漏极端子)之间的第一开关单元。可以采用诸如晶体管或其他之类的任何合适的开关作为第一开关单元。此外，所述开关单元可以由合适的驱动单元来控制。如果开关单元是导通的，则第三端子连接至地电位。当第一预定交流电压小于第二预定交流电压时，可以将所述开关单元打开而不修改施加在所述第三端子处的电位。所述晶体管元件可以是非导通的。
此外，晶体管元件可以被设计为使得该晶体管元件包括特定阈值电压。例如，所述阈值电压可以依赖于系统需求和/或用户需要。通常，晶体管可以根据阈值电压在导通和非导通状态下操作。根据本申请，如果第一和第二预定交流电压之间的差分电压(例如源极与栅极之间的电压差)高于阈值电压，则晶体管可以变成导通的。如果交流电压是周期性电压，则可以通过在第一和第二交流电压之间的相移来确定提高阈值电压的时间点。应理解，还可以考虑第一和第二电压的幅度。此外，开关单元非导通是很重要的。否则，第三端子处的电位将是地电位。在上述情况下，可以利用第一预定交流电压为所述第三端子充电。晶体管元件是导通的。可以实现两个不同的输出电压电平。使用该装置，可以精确地确定施加到所述第三端子的电压的转变瞬间和修改。仅需要合适地调节第一和第二电压以及阈值电压。例如，转变瞬间可以用于在跟踪模式与保持模式之间的切换。
本申请可以提供：仅在只有一个晶体管失配时才影响时滞。可以在该晶体管上花费整个“扩散预算(spread budget)”。此外，第一和第二预定交流电压之间的差异或各个差分时钟可以确定转变瞬间。可以拒绝共模信号。此外，本地供电电压不能影响转变瞬间，与仅分别使用差分时钟和第一或第二预定交流电压之一的实现方式相比，可以使有效斜率加倍，这可以使得阈值电压变化的影响减半。延迟也可以非常低，并且根据本申请的装置可以仅添加很小的抖动。
根据实施例，晶体管元件可以是P-MOS晶体管。这样的晶体管由于其小的空间需求和容易的匹配可能性而可以是尤其合适的。可以减小晶体管的失配。也可以采用其他类型的晶体管。
此外，根据本申请的另一实施例，第一开关单元可以配置用于在第一预定交流电压小于第二预定交流电压的情况下被设置成导通状态。合适的驱动单元可以被布置在该装置内。这样，第一晶体管元件的第三端子连接至地电位。通过在晶体管元件非导通的时间期间将该第三端子设置到接地，可以实现至少两个不同的电压电平，并且由于精确的电压差使得可以精确地确定转变瞬间。在闭合第一开关单元之后，可以打开所述开关单元而不影响在所述第三端子处施加的电位。可以在没有任何偏移或其他的情况下在所述转变瞬间在第三端子处施加第一交流电压。
在本申请的另一实施例中，装置可以包括第二晶体管元件，其中，所述第二晶体管元件的第一端子可以连接至第一晶体管元件的第三端子。第二晶体管元件的第二端子可以连接至地电位。根据另一实施例，该第二晶体管元件可以被构成为N-MOS晶体管。应理解，也可以使用其他类型的晶体管，其中，第二晶体管元件的具体选择依赖于所选的第一晶体管元件。此外，根据本申请的装置可以包括第二晶体管元件，所述第二晶体管元件可以配置用于使得该第二晶体管元件的第三端子处的电压可以依赖于第一晶体管元件的第三端子处的电压。更详细地，第二晶体管元件的第三端子可以是第二晶体管元件的栅极端子。可以使用在第一晶体管元件的第三端子处产生的至少两个电压电平由第二晶体管元件的栅极端子来精确地驱动该第二晶体管元件。具体地，转变瞬间的精确确定可以用于驱动第二晶体管元件。
在本申请的另一实施例中，装置还可以包括至少第三晶体管元件。第三晶体管元件的第一端子可以连接至第二晶体管元件的第三端子。根据本发明的另一实施例，第三晶体管元件可以被构成为N-MOS晶体管。第三晶体管元件可以包括由输入信号来供应的第二端子。此外，第三晶体管元件的第三端子可以经由电容器元件连接至地电位。第三晶体管元件可以提供：向电容器元件提供输入信号(如，要进一步处理的模拟信号)以进行跟踪。第三晶体管元件可以由该第三晶体管元件的栅极电压来驱动，具体地，使用先前晶体管元件所产生的电压来驱动。电容器元件的加载以及两种状态(如，分别是跟踪状态和保持状态)之间的切换可以依赖于第一晶体管元件，具体地，依赖于第一晶体管元件的转变瞬间。
此外，根据本申请另一实施例的装置可以包括至少第二开关单元，所述第二开关单元可以连接至第三晶体管有元件的第二端子，以及可以连接至工作电压。当闭合开关元件时，可以为第三晶体管元件的第二端子(如，第三晶体管元件的源极端子)提供预定的工作电压。这使得可以容易地控制第三晶体管元件的精确驱动，从而控制晶体管元件的所述至少两种状态之间的切换。
为了提高采样开关的线性度，第二开关单元可以被构成为自举电路。可以看出，自举电路可以是尤其合适的，因为采样开关的线性度可以提高。
根据另一实施例的装置可以包括传输门，所述传输门可以连接至第一晶体管元件的第二端子。更具体地，可以在非导通状态下设置所述传输门。在该状态下，传输是不可能的，并且没有在第一晶体管元件的第二端子处施加第二预定交流电压。具体地，如果在并行路径中布置根据本申请的多个装置，则可以期望仅一些装置和第一晶体管分别进入导通状态。
此外，根据本申请的另一实施例的装置还可以包括在第一晶体管元件的第二端子处的上拉/下拉开关和/或上拉/下拉电阻器。可以在传输门与第一晶体管元件的第二端子之间布置合适的上拉/下拉开关和/或上拉/下拉电阻器。当传输门导通时，上拉开关必须是不活动的，以使得可以将施加在源极端子处的电压传输至第一晶体管元件的漏极端子。可以使得能够容易地控制多个T/H路径。
此外，根据本申请另一实施例的装置还可以包括输入缓冲器，所述输入缓冲器可以连接至第三晶体管元件的第三端子。输入缓冲器可以是高线性度输入缓冲器。根据另一实施例，输入缓冲器可以被构成为至少两个源极跟踪器。例如，可以采用连接至N-MOS晶体管源跟踪器的P-MOS晶体管源跟踪器。应理解，可以使用不同的输入缓冲器。
本申请的另一方面是一种装置，该装置包括具有至少三个端子的第一晶体管元件，其中，为第一端子提供第一电压以及为第二端子提供第二电压，该装置还包括下拉电阻器，其中，第三端子经由所述下拉电阻器被预充电到地电位，所述下拉电阻器包括预定的电导，所述晶体管元件包括预定的电导，所述第一晶体管元件包括预定的阈值电压，所述第一电压和所述第二电压是预定的交流电压，所述第一晶体管元件配置用于使得在第一预定交流电压与第二预定交流电压之间的差分电压高于预定的阈值电压并且所述所述下拉电阻器的电导低于所述晶体管元件的电导的情况下利用所述第一预定交流电压为所述第三端子充电。
本发明的另一方面是一种装置，该装置包括具有至少三个端子第一晶体管元件，其中，为第一端子提供第一电压以及为第二端子提供第二电压，该装置还包括第一开关单元，其中，第三端子经由所述第一开关单元连接至预定的正电位，所述第一晶体管元件包括预定的阈值电压，所述第一电压和所述第二电压是预定的交流电压，所述第一晶体管元件配置用于使得在第一预定交流电压与第二预定交流电压之间的差分电压高于预定的阈值电压并且所述第一开关单元不导通的情况下以第一预定交流电压为所述第三端子充电。
应理解，晶体管元件可以是N-MOS晶体管，而其他晶体管元件可以是P-MOS晶体管。
本发明的另一方面是一种装置，包括具有至少三个端子的第一晶体管元件，其中，为第一端子提供第一电压以及为第二端子提供第二电压，该装置还包括下拉电阻器，其中，所述下拉电阻器包括预定的电导，所述晶体管元件包括预定的电导，第三端子经由所述下拉电阻器被预充电到正电位，所述第一晶体管元件包括预定的阈值电压，所述第一电压和所述第二电压是预定的交流电压，所述第一晶体管元件配置用于使得在第一预定交流电压与第二预定交流电压之间的差分电压高于预定的阈值电压并且所述所述下拉电阻器的电导低于所述晶体管元件的电导的情况下将所述第三端子放电至所述第一预定交流电压。
本申请的另一方面是一种方法，该方法包括：向第一晶体管元件的第一端子提供第一预定交流电压，向所述第一晶体管元件的第二端子提供第二预定交流电压。该方法包括将开关单元连接至所述第一晶体管元件的第三端子以及连接至地电位。该方法包括在所述第一预定交流电压高于所述第二预定交流电压的情况下打开所述开关单元。该方法包括设置所述第一晶体管元件的预定的阈值电压。该方法包括在所述第一预定交流电压与所述第二预定交流电压之间的差分电压高于所述预定的阈值电压的情况下利用所述第一预定交流电压来对所述第一晶体管元件的第三端子充电。该方法提供了具有低时滞(延迟)变化的CML至SE的转换。可以通过设置这两个交流电压来精确地确定转变瞬间，并相应地确定第一晶体管元件的阈值电压。
根据本申请的另一实施例，可以提供至少两个不同工作模式，这两个不同工作模式依赖于所述第一晶体管元件的第三端子处的电压。具体地，可以提供保持模式和跟踪模式。例如，如果第一晶体管元件的第三端子连接至地电位，则执行跟踪模式，而如果将第一预定交流电压施加到第一晶体管元件的第三端子则可以执行保持模式。仅可以实现一个时间敏感(time-critical)瞬间。
本申请的另一方面是一种计算机可读介质，在所述计算机可读介质上存储计算机程序，所述计算机程序包括操作用于使处理器执行上述方法的指令。
本申请的另一方面是一种包括上述装置的跟踪和保持电路。可以提供以43dB的SNDR对4GHz信号进行子采样(sub-sampling)的0.13μmCMOS中的时间交织跟踪和保持电路。
通过参考以下附图，本专利申请的这些和其他方面将变得显而易见并且将得以阐述。将理解，还可以采用所有可能彼此组合的方式来公开上述本申请及其示例实施例的特征。
附图说明
在附图中示出了：
图1是时间交织模拟数字转换器架构的实施例，
图2是多个跟踪和保持信道之一的概图，
图3是根据本申请的装置的第一实施例，
图4是根据本申请的装置的第一实施例的第一和第二预定交流电压的第一波形图，
图5是根据本申请的装置的第二实施例，
图6是根据本申请的装置的第二实施例的第一和第二预定交流电压的第二波形图，
图7是根据本申请的包括自举电路的装置的第三实施例，
图8是根据本申请的包括自举电路的装置的第三实施例的第一和第二预定交流电压的第三波形图，
图9是根据本申请的使得可以使用多相时钟的装置的第四实施例，
图10是单个信道的测量结果的另外的图例，
图11是时间交织模拟数字转换器的测量结果的另外的图例，
图12是所提取的归一化计时偏移的另外的图例，
图13是根据现有技术的实施例，
图14是根据本申请的装置的第五实施例。
不同附图中相似的参考数字指示相似的元件。
具体实施方式
在本申请的以下详细描述中，本申请的示例实施例将描述并且指出一种用于执行从低幅度差分输入时钟信号(CML)向全摆幅单端(SE)输出信号的转换的装置，该装置包括减小了的摆幅影响、减小了的延迟以及降低了的功耗。
图1示出了时间交织模拟数字转换器架构的实施例。为所示电路提供模拟信号。更具体地，描述了针对图1所示的时间交织模拟数字转换器而使用的时间交织跟踪和保持(T/H)电路2a至2n。将模拟输入信号馈送至多个跟踪和保持电路2a至2n。将T/H电路2a至2n布置在平行路径中。此外，每个T/H电路2a至2n连接至模拟数字转换器4a至4n。将输出信号转发到至少一个数字复用器6，所述数字复用器6包括数字输出信号。
此外，图2示出了多个跟踪和保持信道之一的概图，更具体地，图2示出了一个信道的基本示意。时间交织T/H可以包括16个信道，这可以基于以下分析：对于具有良好的功率效率以及大约50dB SNDR的子ADC而言，大约100MS/s的采样速率是可行的。所描述的电路可以是(伪)差分的，图2仅示出了单端版本。
时间交织可以缓解ADC上的需求。仅仅通过添加开关14，该优点就也可以适用于T/H电路缓冲器12。附加的优点是缓冲器12的减小的输入电容。
在详细说明计时匹配之前，阐明信道匹配。在时间交织ADC中，信道之间的差异应当是足够小的：信道之间的偏移可以导致fS/16(ifac＝16)的倍数处的音调(tone)，而在增益和计时方面的差异导致fS/16±fIN的倍数处的音调。
已知通过直接将装置定尺寸为达到所需精度来减小信道偏移与速度和功率限制相冲突。在该设计中可以使信道偏移是可调节的。信道增益也可以是可调节的，以便校正由于输入缓冲器和采样过程中的失配而产生的误差。可以通过经由6/7比特DAC修改输入缓冲器中的模拟偏置设置来数字地控制这两种校准。在该测试芯片中，可以手动地控制数字偏置设置。在实际实现中，可以通过启动仅需要DC测试信号的校准来相对容易地调节信道增益和偏移。
然而，计时失配的校准需要高频测试信号和复杂的校准算法。通过细致的设计，尝试使计时失配最小化，避免对这种校准的需要。
防止时间交织T/H电路中的计时误差的技术可以使用前端采样开关，所述前端采样开关仅在主时钟的周期的二分之一内闭合。这种方法的缺点是减小了带宽。另一种技术是使用主时钟来使不同采样时刻同步，这实现了良好的计时对准，并且不具有前端采样开关的缺点。为了使计时偏移最小化，使用以下技术：一个主时钟，使得实际采样时刻仅依赖于一个公共时钟。匹配的线路被配置为向信道分发时钟和输入信号。可以使用新的电路技术实现公共主时钟和采样开关之间的转换的最小时滞失配。
在供电噪声可能降低性能的应用中，通常使用电流型逻辑(CML)，因为CML产生非常小的供电噪声。CML使用差分信号，在本设计中具有大约二分之一供电电压的信号摆幅。为了将CML主时钟转换成适于采样开关的全摆幅信号，需要转换电路。采用与先前芯片有关的传统解决方案，测量6ps RMS的计时未对准，这对于目标规范来说过高。
更具体地，在混频器和收发器中的时间交织T/H电路和I/Q匹配依赖于计时延迟差与开关幅度匹配良好(低计时时滞)的高质量时钟。在许多情况下，不是时滞本身，而是时滞朝向电路不同部分的变化使性能变差。在供电噪声可以使性能变差的这些应用中，通常使用电流型逻辑(CML)，因为电流型逻辑产生非常小的供电噪声。为了将CML主时钟放大成适于驱动全CMOS采样开关的单端(SE)全摆幅轨到轨(rail-to-rail)信号，需要转换电路。为了使时滞变化最小化，本装置包括CML至SE电路，该CML至SE电路用于将从CML主时钟到CMOS采样开关的路径中装置的数目最小化，并避免时钟沿计时上由电源引起的抖动。
图3示出了根据本申请的装置的第一实施例。所示的实施例包括第一晶体管元件18(如，P-MOS晶体管18)，该第一晶体管元件包括至少三个端子22至26。可以由第一预定交流电压VCP来供应第一端子22(如，源极端子)。可以由第二预定交流电压VCN来供应第二端子24(如，栅极端子)。第三端子26(如，漏极端子)包括电压VOUT，并且连接至开关单元20。开关单元20可以由任何合适的开关来实现。此外，开关单元20连接至地电位。晶体管元件18可以包括阈值电压VT，其中该电压VT也可以是预定的。具体地，与阈值电压VT相结合对第一和第二交流电压VCP、VCN的合适选择可以实现精确的变换瞬间。
应理解，根据本申请的其他变体，对于将电路倒置的情况，可以使用下拉电阻器来代替开关单元，并且可以将开关单元连接至预定的正电位。例如，可以使用N-MOS晶体管来代替P-MOS晶体管，反之亦然。这还可以应用于下述实施例。
在下文中，借助于图4来阐明图3所示的本装置的操作，并且还说明了三个电压VCP、VCN和VT的选择。图4示出了根据本申请的装置的第一实施例的第一和第二预定交流电压VCP、VCN(CP，CN)的波形图。从图中可以看出，预定交流电压VCP(点线)、VCN(虚线)包括正弦波走向。此外，预定交流电压VCP、VCN的最大幅度是相等的，并且它们的最小幅度也相等。阈值电压由箭头来指示，实线表示施加在第三端子26处的输出电压VOUT。
根据本申请的装置的操作如下：假定第一开关单元20是闭合的并且VCP＜VCN。在这种情况下，输出电压VOUT和第三端子26分别处于地电位，并且P-MOS晶体管18不导通。在这种情况下，可以打开开关单元20，而不影响施加在晶体管元件18的第三端子26处的电位VOUT。然后第一交流电压VCP可以变成比第二交流电压VCN更高(VCP＞VCN)。当VCP与VCN之间的差分电压变得大于P-MOS晶体管18的阈值电压VT时，晶体管元件18将开始导通，并且第三端子26将以第一交流电压VOUT＝VCP来充电。阈值电压VT以及第一和第二交流电压VCP和VCN是可以根据系统需求来设置的，并且可以依赖于工作电压值Vdd。所述电压转变可以用于确定T/H电路的时间敏感采样事件。为了返回初始状态，在VCP＜VCN时必须闭合开关单元20。第一晶体管元件18的第三端子26再次连接至地电位并且过程可以重新开始。
在图5中示出了根据本申请的装置的第二实施例。为了在T/H应用中使用图3所示的装置，可以针对CML至SE转换如图5所示来扩展电路。可以将第一晶体管元件18的输出信号VOUT转发至第二晶体管元件28的第一端子34，如，N-MOS晶体管的栅极端子。第二晶体管元件28的其他端子30和32(如，源极端子和漏极端子)可以一方面连接至地电位而另一方面连接至第三晶体管元件38的第二开关单元36和第一端子40。第三晶体管元件38的第一端子40可以是N-MOS晶体管的栅极端子。此外，可以经由第三晶体管元件38的第二端子42为该第三晶体管元件38供应输入信号VIN。此外，第三晶体管可以在其第三端子44处包括电容器元件46。该电容器元件46可以用于充当存储元件。第二开关单元36由电压Vdd来供电。
本装置可以用于使时滞变化和抖动最小化。此外，可以使从公共主时钟到不同采样开关的路径尽可能地短。
图5所示的装置的操作如下。可以假定开关单元20和36是闭合的，并且VCP＜VCN。电压走向类似于先前实施例中的情况。此外，图6示出了根据本申请的装置的第二实施例的第一和第二预定交流电压VCP、VCN的第二波形图。所示电压曲线类似于图4所示的曲线。此外，施加在第三晶体管元件38的栅极端子40处的电压VS被描述为在工作电压Vdd处开始的虚线。第一晶体管18的第三端子26和节点VOUT分别处于地电位。如上所述，P-MOS晶体管18不导通。由于在第三晶体管元件38(如，N-MOS晶体管38)的栅极端子40处施加了工作电压Vdd，所以该第三晶体管元件38(如，N-MOS晶体管38)处于导通阶段。换言之，本装置处于跟踪模式。可以将输入信号Vin馈送至电容器元件46。在这种情况下，可以打开开关单元20和36，而不影响电位VOUT和VS，其中电压VS是施加在第三晶体管元件38的栅极端子40处的电压。然后，第一交流电压VCP可以超过第二交流电压VCN(VCP＞VCN)。当VCP和VCN之间的差分电压变成大于P-MOS晶体管18的阈值电压VT时，如先前情况下一样，第一晶体管元件18将开始导通并且其第三端子26被充电到VOUT＝VCP。在这种情况下，第二晶体管元件28可以开始导通，这使得节点VS和第三晶体管元件38的栅极端子40分别接地。在这种情况下，第三晶体管元件38被设置成非导通状态。不能将输入信号Vin转发至电容器元件46。本装置现在处于保持模式。这是唯一的时间敏感事件。为了返回跟踪模式，必须在VCP＜VCN时将开关单元20和36闭合。
通过将对于其余部分而言是浮置的(没有电流源)第一和第二晶体管元件18和28级联，可以使增益最大化。这可以在VS处导致非常陡峭的倾斜，并且可以使采样过程更理想。由于第一晶体管元件18的增益，可以减轻第二晶体管元件28的阈值扩散的影响。在进入保持模式之前，第三晶体管元件的栅极端子40可以是浮置的，并且可以以自举电路48来扩展该装置以提高采样开关的线性度。根据以下本申请的装置的第三实施例阐述了这一点。
根据图7所示的本申请的装置的第三实施例，可以利用自举电路48来代替第二开关单元36。为了保证图7的清楚，没有以参考标记来表示所有的组件。在图7中示出了包括自举电路48的示例。
图7所示的装置的操作如下。可以由自举电路48使所示的T/H电路处于跟踪模式，所述自举电路48使第三晶体管元件38的电压VGS大约等于Vdd。在跟踪模式的结尾(t＝t2)，可以由自举电路48使栅极端子40浮置，对于进一步的自举，这依赖于寄生电容。现在，为了切换至保持模式，第三晶体管元件30的栅极端子40必须快速地被放电到地。第一和第二晶体管元件18和28可以处理这一点。可以假定第一开关单元20是闭合的并且VCP＜VCN，因此第一晶体管元件18的第三端子26处于地电位并且第一晶体管元件18是非导通的。在这种状态下，可以打开第一开关单元20而不影响第三端子26的电位。如图7所示，当差分主时钟的差分电压(VCP-VCN)变成大于第一晶体管元件18的阈值电压VT时，第一晶体管元件18将开始导通并且其第三端子将被充电为VOUT＝VCP。这将使得第二晶体管元件28导通，快速放电第三晶体管元件38的栅极端子40，并使本装置进入保持模式。这是T/H电路中的唯一时间敏感操作。在图8的第三图中描述了根据本申请的包括自举电路48的装置的第三实施例的信号CN、CP的相应波形，其中所示曲线类似于图6所示的曲线。
图9示出了根据本申请的装置的另一实施例。从图9可以看出，可以添加传输门50(TM门)和上拉开关52。在时间交织T/H电路中，不同的信道应当以一个时钟周期的延迟来逐个进行采样。在时钟的上升沿，仅一个信道应当切换至保持模式。当T/H电路不应切换至保持模式时，可以使TM门非导通并且将第一晶体管元件18的栅极节点24拉至工作电压Vdd。在这种情况下，第一晶体管18可以从不开始导通，并且其第三端子26可以保持接地。当本装置应当切换至保持模式时，可以在VCP＜VCN时(例如，t＝t1)使TM门50导通，并且可以使上拉开关52不活动。在这种情况下，装置的行为与在没有TM门50时的情况相同，并且T/H电路在VCP-VCN＞VT时切换至保持模式。
可以如下所述向单端转换电路应用电流型逻辑。在诸如时间交织T/H电路之类的应用中，不同的T/H电路应当逐个进行采样。因此，T/H电路的不同电路实例应当在时钟的不同阶段进行采样。
本申请提供了一种装置，其中，仅第一和第二晶体管元件18和28的失配可以影响时滞。可以在这些晶体管元件18和28中花费整个“扩散预算”。此外，仅差分时钟与电压(分别是CP和CN)之间的差异可以确定采样瞬间。可以拒绝共模信号。此外，可以使用差分时钟CP和CN两者，并且可以使有效倾斜加倍，这使得第二晶体管元件28的阈值电压变化的影响减半。通过保持从输入时钟到采样开关的路径较短，可以在根据本申请的装置中产生非常小的抖动。通过将本来不相连的(没有电流源)第一和第二晶体管元件18和20级联，可以使增益最大化。这可以在VS处导致非常陡峭的倾斜并且可以使采样过程更理想。
该示例实施例的预期计时未对准可以是0.45ps RMS。该值可以是通过将(所仿真的)切换斜率乘以相应晶体管元件18、28和38的(σAVT)而得到的。
在以下三幅图14至16中，描述了所示例的测量结果，以指出本申请的优点。在图10和11中，包括实心圆的线表示SFDR(无伪动态范围)、包括空心圆的线表示THD(总谐波失真)，包括实心三角的线表示SNR(信噪比)，并且包括空心三角的线表示SNDR(信号对噪声和失真比)。这些参数是以dB为单位描述的。应理解，该测量结果仅与根据本申请的装置的多个可能实施例中的一个实施例相对应。首先，讨论了单个信道的测量结果。在该测量期间，所有信道可以是活动的，然而仅对来自一个信道的数据进行分析。T/H电路可以直接连接至50Ω信号发生器。在图10中，在总采样速率为1350MS/s从而以针对单个信道的采样速率为1350/16≈84.4MS/s的条件下示出了测量结果。在低输入频率下，SNDR是50dB，仿真指示其受到ADC噪声的限制。针对低频的THD是-60dB。对于比每信道的奈奎斯特频率高的输入频率(＞42MHz)，ADC进行子采样，并且性能变差纯粹是由于T/H电路引起的。在8GHz下的THD改进是由于测试台(test-bench)信号路径的损耗所导致的信号幅度减小而引起的。4GHz下的THD是-52dB，8GHz下的THD是-44dB，这示出了由于使用应用于T/H电路和缓冲器中的新电路技术而得到的T/H电路的良好带宽和线性度。在4GHz输入频率下，SNDR是43dB，在8GHz下，SNDR是36dB。
通过σ(Δt)＝10-SNR/20/2πfIN给出了RMS抖动的最差情况近似。利用这一点，来自时钟和信号发生器和电路的总抖动仅仅是0.2ps RMS，这优于文献中的CMOS的T/H或ADC的任何值。在高信号频率下，只有抖动会限制SNDR。
在图11中示出了1350MS/s下16信道交织性能。在低输入频率下SNDR是48dB，ERBW是1GHz。与单个信道情况相比，仅略微降低了性能，这表明适当地调节了信道增益和偏移并且调节DAC的步长足够小。
通过利用FFT来确定针对每个信道的输入信号的相位，可以从所测量的数据中提取计时未对准。这样，抖动最终达到平衡并且仅剩下了计时偏移。在图12中示出了针对两个测量的该操作的结果。圆表示第一测量，三角表示第二测量。所提取的RMS计时未对准是0.6psRMS，这接近预期值0.45ps RMS，并且表明低时滞变化技术是有用的。由于计时未对准的优势，包括抖动的所有信道上的总计时误差也是0.6ps RMS。对于具有大带宽(＞1GHz)的ADC，该值略微优于在文献“A 20GS/s 8b ADC with a 1MB memory in 0.18μm CMOS，”K.Poulton et al.，ISSCC Dig.Tech.Papers，pp 318-319，Feb 2003中的最佳值，在该文献中使用精细的计时校准。在2GHz下SNDR是41dB，在4GHz下SNDR是37dB，受限于计时未对准。
本申请描述了一种电路，该电路具有在(时钟)信号(的边沿)的吞吐时间方面的最小变化。这在电子功能基于该电路的多个独立实例时是尤其恰当的，该电子功能的质量受到这些实例之间的吞吐时间的差异的限制。
电路的功能是执行从低幅度差分输入(时钟)信号(电流型逻辑，即，CML)到全摆幅(从接地轨到供电轨)单端(SE)输出信号的转换。利用低幅度差分时钟信号的分发对周围电路造成了更小的干扰，并且使得这样的信号对于供电电压的变化更为不敏感。
此外，本申请的装置在差分输入和单端输出之间包括小数目的组件，使得仅需要将少数组件最优化以实现均一性。这可以导致小的吞吐时间，从而导致针对该吞吐时间变化的减小的敏感度。此外，本装置可以利用在该差分输入信号的正和负分支之间的全差异(并且是唯一差异)。从而，与任何(差分)干扰相比利用最大可用信号，并且变得对于正和负输入分支共有的任何变化都不敏感。此外，该装置可以包括与本地供电电压电平无关的吞吐时间。
图14示出了本装置的第五实施例。所示的实施例与图5所示的实施例不同之处在于使用下拉电阻器20.1而不是开关单元。
此外，对于本领域技术人员来说将清楚的是，示意性框图中的逻辑模块以及以上说明书提供的流程和算法步骤可以至少部分地以电子硬件和/或计算机软件来实现，其中，这依赖于逻辑模块、流程步骤以及算法步骤的功能，并且依赖于施加在相应装置上的、与以硬件或软件将逻辑模块、流程步骤和算法步骤实现到什么程度有关的设计限制。例如，可以以一个或更多个数字信号处理器、特定用途集成电路、现场可编程门阵列或其他可编程装置来实现所提供的逻辑模块、流程步骤或算法步骤。计算机软件可以存储于电子、磁、电磁、或光类型的多种存储介质中，并且可以由处理器(例如，微处理器)来读取和执行。为此，可以将处理器和存储介质进行耦合以交换信息，或者存储介质可以包含在处理器中。
Claims (22)
1.一种装置，包括：
-第一晶体管元件(18)，具有至少三个端子(22，24，26)，
-其中，为第一端子(22)提供第一电压，以及
-其中，为第二端子(24)提供第二电压，
-第一开关单元(20)，
-其中，第三端子(26)经由所述第一开关单元(20)连接至地电位，
-其中，所述第一晶体管元件(18)包括预定的阈值电压，
-其中，所述第一电压和所述第二电压是预定的交流电压，以及
-其中，所述第一晶体管元件(18)配置用于使得在第一预定交流电压与第二预定交流电压之间的差分电压高于预定的阈值电压并且所述第一开关单元(20)不导通的情况下利用所述第一预定交流电压为所述第三端子(26)充电。
2.根据权利要求1所述的装置，其中，所述第一晶体管元件(18)被构成为P-MOS晶体管。
3.根据权利要求1所述的装置，其中，所述第一开关单元(20)配置用于在第一预定交流电压小于第二预定交流电压的情况下被设置为导通状态。
4.根据权利要求1所述的装置，还包括：
-第二晶体管元件(28)，
-其中，所述第二晶体管元件(28)的第一端子(34)能连接至所述第一晶体管元件(18)的第三端子(26)，以及
-其中，所述第二晶体管元件(28)的第二端子(32)连接至地电位。
5.根据权利要求4所述的装置，其中，所述第二晶体管元件(28)被构成为N-MOS晶体管。
6.根据权利要求4所述的装置，其中，所述第二晶体管元件(28)配置用于使得所述第二晶体管元件(28)的第三端子(30)处的电压依赖于第一晶体管元件(18)的第三端子(34)处的电压。
7.根据权利要求5所述的装置，还包括：
-至少第三晶体管元件(38)，
-其中，所述第三晶体管元件(38)的第一端子(40)能连接至所述第二晶体管元件(28)的第三端子(30)。
8.根据权利要求7所述的装置，其中，所述第三晶体管元件(38)被构成为N-MOS晶体管。
9.根据权利要求7所述的装置，其中，所述第三晶体管元件(38)包括：
-第二端子(42)，被供应输入信号，以及
-第三端子(44)，能经由电容器元件(46)连接至地电位。
10.根据权利要求9所述的装置，还包括：至少第二开关单元(36)，能连接至所述第三晶体管元件(38)的第二端子以及能连接至工作电压。
11.根据权利要求10所述的装置，其中，所述第二开关单元(36)被构成为自举电路(48)。
12.根据权利要求1所述的装置，还包括：传输门(50)，能连接至所述第一晶体管元件(18)的第二端子(24)。
13.根据权利要求12所述的装置，其中，所述第一晶体管元件(18)的第二端子(24)包括以下项目中的至少一项：
A)上拉/下拉开关(52)，
B)上拉/下拉电阻器。
14.根据权利要求9所述的装置，还包括：输入缓冲器(12)，能连接至第三晶体管元件(46)的第三端子(44)。
15.根据权利要求14所述的装置，其中，所述输入缓冲器(12)被构成为至少两个源极跟随器。
16.一种装置，包括：
-第一晶体管元件(18)，具有至少三个端子(22，24，26)，
-其中，为第一端子(22)提供第一电压，以及
-其中，为第二端子(24)提供第二电压，
-下拉电阻器(20.1)，
-其中，所述下拉电阻器(20.1)包括预定的电导，所述晶体管元件(18)包括预定的电导，
-其中，第三端子(26)经由所述下拉电阻器(20.1)被预充电到地电位，
-其中，所述第一晶体管元件(18)包括预定的阈值电压，
-其中，所述第一电压和所述第二电压是预定的交流电压，以及
-其中，所述第一晶体管元件(18)配置用于使得在第一预定交流电压与第二预定交流电压之间的差分电压高于预定的阈值电压并且所述所述下拉电阻器(20.1)的电导低于所述晶体管元件(18)的电导的情况下利用所述第一预定交流电压为所述第三端子(26)充电。
17.一种装置，包括：
-第一晶体管元件(18)，具有至少三个端子(22，24，26)，
-其中，为第一端子(22)提供第一电压，以及
-其中，为第二端子(24)提供第二电压，
-第一开关单元(20)，
-其中，第三端子(26)经由所述第一开关单元(20)连接至预定的正电位，
-其中，所述第一晶体管元件(18)包括预定的阈值电压，
-其中，所述第一电压和所述第二电压是预定的交流电压，以及
-其中，所述第一晶体管元件(18)配置用于使得在第一预定交流电压与第二预定交流电压之间的差分电压高于预定的阈值电压并且所述第一开关单元(20)不导通的情况下将所述第三端子(26)放电至所述第一预定交流电压。
18.一种装置，包括：
-第一晶体管元件(18)，具有至少三个端子(22，24，26)，
-其中，为第一端子(22)提供第一电压，以及
-其中，为第二端子(24)提供第二电压，
-下拉电阻器(20.1)，
-其中，所述下拉电阻器(20.1)包括预定的电导，所述晶体管元件(18)包括预定的电导，
-其中，第三端子(26)经由所述下拉电阻器(20.1)被预充电到正电位，
-其中，所述第一晶体管元件(18)包括预定的阈值电压，
-其中，所述第一电压和所述第二电压是预定的交流电压，以及
-其中，所述第一晶体管元件(18)配置用于使得在第一预定交流电压与第二预定交流电压之间的差分电压高于预定的阈值电压并且所述所述下拉电阻器(20.1)的电导低于所述晶体管元件(18)的电导的情况下将所述第三端子(26)放电至所述第一预定交流电压。
19.一种方法，包括：
-向第一晶体管元件(18)的第一端子(22)提供第一预定交流电压，
-向所述第一晶体管元件(18)的第二端子(24)提供第二预定交流电压，
-将开关单元(20)连接至所述第一晶体管元件(18)的第三端子(26)以及连接至地电位，
-在所述第一预定交流电压高于所述第二预定交流电压的情况下打开所述开关单元(20)，
-设置所述第一晶体管元件(18)的预定的阈值电压，以及
-在所述第一预定交流电压与所述第二预定交流电压之间的差分电压高于所述预定的阈值电压的情况下利用所述第一预定交流电压来对所述第一晶体管元件(18)的第三端子(26)充电。
20.根据权利要求19所述的方法，还包括至少两个不同工作模式，这两个不同工作模式依赖于所述第一晶体管元件(18)的第三端子(26)处的电压。
21.一种计算机可读介质，在所述计算机可读介质上存储计算机程序，所述计算机程序包括：
-操作用于使处理器执行根据权利要求19所述的方法的指令。
22.一种包括根据权利要求1、权利要求16、权利要求17或权利要求18所述的装置的跟踪和保持电路。
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