CN101790889A - 用于基于上下文的自适应二进制算术译码位流的多级解码的架构 - Google Patents

用于基于上下文的自适应二进制算术译码位流的多级解码的架构 Download PDF

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Abstract

本发明揭示用于优化基于上下文的自适应二进制算术译码(CABAC)位流解码的技术。在一个配置中，装置具有第一处理电路，所述第一处理电路操作以将基于上下文的自适应二进制算术译码(CABAC)位流解码成具有经CABAC解码标准格式及经解码次序的中间信号。第二处理电路使用非CABAC解码标准来解码所述中间信号。在所述第一与第二处理电路之间提供缓冲器以改进处理速度。

Description

用于基于上下文的自适应二进制算术译码位流的多级解码的架构
相关申请案交叉参考
本专利申请案主张2007年8月31日提出申请的序列号为60/969,565的共同受让临时申请案及2008年5月29日提出申请的序列号为61/057,009的临时申请案的优先权权益。此临时专利申请案特此以引用方式明确并入本文中。
技术领域
本发明大体来说涉及视频解码领域，且更具体来说涉及用于优化基于上下文的自适应二进制算术译码(CABAC)位流解码的技术。
背景技术
H.264/AVC具有用以产生位流的两个不同熵译码模式。AVC表示自适应视频译码。一个译码模式是基于上下文的自适应可变长度译码(CAVLC)，且另一译码模式是基于上下文的自适应二进制算术译码(CABAC)。CAVLC类似于其它可变长度译码(VLC)方案。从一个或一个以上整数个位解码每一语法元素。
CABAC以极不同的方式来解码语法元素。在概念上，可在两个步骤中解码每一语法元素。在第一步骤中，CABAC使用自适应二进制算术解码器来解码一个或一个以上二进制符号。在第二步骤中，执行解二进制化过程以重构语法元素的值，且将此值用于视频解码器的剩余解码步骤中。根据旁路旗标及上下文索引，使用自适应二进制算术译码器中所定义的三个不同解码过程(即，解码决策、解码旁路及解码终止)中的一者来解码二进制符号。
在解码决策中，在已从位流解码的信息的上下文中解码二进制符号。另外，基于所述刚刚解码的二进制符号的值更新解码相同类别的下一二进制符号的概率模型。在解码旁路中，在不参照其它已解码的信息的情况下解码所述符号。另外，在解码所述符号之后不需要维持上下文模型。解码终止类似于解码旁路，只是所述过程经如此定义以致解码一个值的符号仅消耗很少位量，而解码其它值的符号消耗明显更多的位。
由于解码符号(尤其是使用过程解码决策)需要数个连续操作步骤，因此极难加速总体CABAC解码过程。此已成为实施高分辨率(HD)视频解码器中的挑战。一些经压缩帧太大。所述CABAC解码器可比其它解码级花费明显更多的时间来完成。因此，影响了所述解码器的总体性能。
编码过程是解码过程的反过程。CABAC编码器执行二进制化以将每一语法元素转换成一个或数个二进制符号，且使用三个二进制算术译码过程(即，分别对应于解码决策、解码旁路及解码终止的编码决策、编码旁路及编码终止)中的一者来编码每一二进制符号。
用以解决上述问题的一个途径是在第一级中将CABAC位流变码成无CABAC的位流且在第二级中执行此非CABAC位流的解码及其它处理步骤。一般来说，在这两个级之间需要缓冲。在所述第一级中，操作通常涉及从所述CABAC位流解码语法元素的值并使用另一熵译码方案(例如，H.264CAVLC或类MPEG-2VLC编码器)来重新编码所述语法元素。
此变码途径的一个问题是与变码操作相关联的复杂性。实质上，实施完整的CABAC解码器需要具有另一VLC编码器及VLC解码器的额外开销。另外，所述VLC编码器的压缩效率可能不满足最小化额外业务。
因此，不断地需要用于优化基于上下文的自适应二进制算术译码(CABAC)位流解码的技术。
发明内容
提供用于优化基于上下文的自适应二进制算术译码(CABAC)位流解码的技术。在一个配置中，提供一种装置，其包括第一解码器级，其可操作以将基于上下文的自适应二进制算术译码(CABAC)位流解码成具有经CABAC解码标准格式及经解码次序的中间信号。所述装置进一步包含：缓冲器，其可操作以按所述经解码次序缓冲所述中间信号；及第二解码器级，其可操作以使用非CABAC解码标准将所述中间信号解码成视频输出信号。
在另一方面中，提供一种集成电路，其包括第一解码器电路，其可操作以将基于上下文的自适应二进制算术译码(CABAC)位流解码成具有经CABAC解码标准格式及经解码次序的中间信号。所述集成电路还包含缓冲器，其可操作以按所述经解码次序缓冲所述中间信号。第二解码器电路可操作以使用非CABAC解码标准将所述中间信号解码成视频输出信号。
在进一步方面中，提供一种计算机程序产品。所述计算机程序产品包含计算机可读媒体，其具有用于致使计算机执行以下操作的指令：将基于上下文的自适应二进制算术译码(CABAC)位流解码成具有经CABAC解码标准格式及经解码次序的中间信号。所述产品还包含用以致使计算机执行以下操作的指令：按所述经解码次序缓冲所述中间信号及使用非CABAC解码标准将所述中间信号解码成视频输出信号。
依据详细说明，特别是在结合附图阅读时，额外方面将变得更易于明了。
附图说明
依据下文结合图式所阐述的详细说明，本发明的方面及配置将变得更明了，在所有所述图式中，相同参考字符识别对应元件。
图1显示无线装置的一般框图。
图2A显示实例性H.264标准范围寄存器。
图2B显示实例性H.264标准偏移寄存器。
图2C显示实例性H.264标准MPS情况。
图2D显示实例性H.264标准LPS情况。
图3显示一个频段的H.264标准算术解码过程的样本(伪代码)指令集。
图4显示H.264标准重新规范化过程的流程图。
图5显示H.264标准正常解码模式过程(解码决策)的流程图。
图6显示H.264标准旁路解码模式过程(解码旁路)的流程图。
图7显示H.264标准终止解码模式过程(解码终止)的流程图。
图8显示执行CABAC位流的多级解码的处理器的一般框图。
图9显示CABAC位流多级解码过程的流程图。
图10显示具有旁路模式的多级CABAC解码器引擎的一般框图。
图11显示具有旁路模式的CABAC位流多级解码过程的流程图。
所述图式中的图像出于说明性目的而被简化，且未按比例描绘。为促进理解，在可能的情况下使用相同参考编号来表示各图所共用的相同元件，只是可在适当时添加后缀以区别此类元件。
所述附图图解说明本发明的实例性配置，且因此不应将其视为限制可容许其它等效配置的本发明的范围。本发明涵盖在无进一步复述的情况下可将一个配置的特征或步骤有益地并入于其它配置中。
具体实施方式
在本文中，“实例性”一词用于意指“用作实例、示例或图解说明”。本文中描述为“实例性”的任一配置或设计未必解释为比其它配置或设计更优选或有利，且术语“核心”、“引擎”、“机器”、“处理器”及“处理单元”可互换使用。
可依据一系列图片、帧及/或字段来表征视频信号，所述图片、帧及/或字段中的任一者均可进一步包含一个或一个以上切片。如本文中所使用，术语“帧”是可包括帧、字段、图片及/或切片中的一者或一者以上的广义术语。
实施例包含促进多媒体发射系统中的信道切换的系统及方法。多媒体数据可包含动态视频、音频、静止图像、文本或任一其它适合类型视听数据中的一者或一者以上。
例如视频编码器等多媒体处理系统可基于国际标准(例如运动图像专家组(MPEG)-1、-2及-4标准、国际电信联盟(ITU)-T H.263标准以及ITU-T H.264标准及其对应标准、ISO/IEC MPEG-4，部分10，即高级视频译码(AVC))来使用编码方法编码多媒体数据，上述标准中的每一者出于所有目的而以引用方式完全并入本文中。此类编码且引申来说解码方法大体针对压缩多媒体数据以供发射及/或存储。压缩可广义地视为从所述多媒体数据移除冗余的过程。
可根据图片序列来描述视频信号，所述图片序列包含帧(整个图片)或字段(例如，交错视频流包括图片的交替奇数或偶数线的字段)。此外，每一帧或字段可进一步包含两个或两个以上切片、或者所述帧或字段的子部分。
例如视频编码器等多媒体处理器可通过将帧分割成一像素子集来编码所述帧。这些像素子集可称为块或宏块，且可包含(例如)16x16个像素。编码器可进一步将每一16x16宏块分割成若干子块。每一子块均可进一步包括若干额外子块。举例来说，16x16宏块的子块可包含16x8及8x16子块。所述16x8及8x16子块中的每一者均可包含(例如)若干8x8子块，所述8x8子块自身可包含(例如)4x4、4x8及8x4子块等等。如本文中所使用，术语“块”可指代宏块或任一大小的子块。
本文中所描述的技术可用于无线通信、计算、个人电子装置等等。下文描述无线通信技术的实例性使用。通信系统或网络可包括有线或无线通信系统及/或无线系统中的一者或一者以上，所述有线或无线通信系统包含以太网、电话(例如，POTS)、电缆、电力线及光纤系统中的一者或一者以上，所述无线系统包括码分多址(CDMA或CDMA2000)通信系统、频分多址(FDMA)系统、正交频分多址(OFDM)系统、时分多址(TDMA)系统(例如，GSM/GPRS(通用包无线电服务)/EDGE(增强型数据GSM环境)、TETRA(地面中继无线电)移动电话系统、宽带码分多址(WCDMA)系统、高数据速率(1xEV-DO或1xEV-DO黄金多播)系统、EEE 802.11系统、MediaFLO系统、DMB系统、DVB-H系统)及类似系统中的一者或一者以上。
图1显示无线通信系统或网络中的无线装置10的配置的框图。无线装置10可以是蜂窝式或相机电话、终端、手机、个人数字助理(PDA)或某一其它装置。所述无线通信系统可以是码分多址(CDMA)系统、全球移动通信(GSM)系统或某一其它系统。手机可以是蜂窝式电话、无线装置、无线通信装置、视频游戏控制台、以无线方式配备的个人数字助理(PDA)、膝上型计算机或具有视频能力的装置。
无线装置10能够经由接收路径及发射路径提供双向通信。在所述接收路径上，由基站发射的信号由天线12接收并提供给接收器(RCVR)14。接收器14调节并数字化所接收信号且将样本提供给数字区段20以供进一步处理。在所述发射路径上，发射器(TMTR)16接收将要从数字区段20发射的数据、处理并调节所述数据，且产生经调制信号，所述经调制信号经由天线12发射至基站。
数字区段20包含各种处理、接口及存储器单元，例如，例如，调制解调器处理器22、视频处理器24、控制器/处理器26、显示处理器28、ARM/DSP 32、图形处理单元(GPU)34、内部存储器36及外部总线接口(EBI)38。调制解调器处理器22执行用于数据发射及接收的处理(例如，编码、调制、解调制及解码)。视频处理器24对视频应用(例如，摄录像机、视频回放及视频会议)的视频内容(例如，静止图像、移动视频及移动文本)执行处理。控制器/处理器26可引导数字区段20内的各种处理及接口单元的操作。显示处理器28执行处理以促进在显示单元30上显示视频、图形及文本。ARM/DSP 32可为无线装置10执行各种类型的处理。图形处理单元34执行图形处理。
本文中所描述的技术可用于数字区段20中的处理器中的任一者，例如，视频处理器24。内部存储器36为数字区段20内的各种单元存储数据及/或指令。EBI 38促进沿总线或数据线DL在数字区段20(例如，内部存储器36)与主存储器40之间传送数据。
数字区段20可借助一个或一个以上DSP、微处理器、RISC等等实施。数字区段20还可制作于一个或一个以上专用集成电路(ASIC)或某一其它类型的集成电路(IC)上。
本文中所描述的技术可实施于各种硬件单元中。举例来说，结合本文中所揭示的实例描述的各种说明性逻辑块、组件、模块及电路可借助通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件、或其经设计以执行本文中所描述的功能的任一组合来实施或执行。通用处理器可以是微处理器，但另一选择为，处理器可以是任一常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如，DSP与微处理器的组合、多个微处理器的组合、一个或一个以上微处理器与DSP核心的结合，或任何其它此类配置。所述处理器还可包含RISC、ARM、数字信号处理装置(DSPD)、可编程逻辑装置(PLD)。
结合本文中所揭示的实例描述的过程或算法的块可直接体现于硬件中、体现于由一个或一个以上处理器元件执行的一个或一个以上软件模块中或体现于所述两者的组合中。软件模块可驻留于RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬磁盘、可装卸磁盘、CD-ROM、或此项技术中已知的任一其它形式或组合的存储媒体中。实例性存储媒体耦合到所述处理器，使得所述处理器可从所述存储媒体读取信息及将信息写入到所述存储媒体。或者，所述存储媒体可与所述处理器成整体。所述处理器及所述存储媒体可驻留于专用集成电路(ASIC)中。ASIC可驻留于无线调制解调器中。或者，所述处理器及所述存储媒体可作为离散组件驻留于无线调制解调器中。
如下文所述的图2A到2D及3到7与例如用于解码CABAC位流的H.264标准有关。图2A到2D及3到7揭示由可应用于图8到11的配置的H.264标准所定义的通用原理。
图2A显示实例性H.264标准范围寄存器50且图2B显示实例性H.264标准偏移寄存器60。二进制算术译码过程的基本观念是递归间隔划分。算术解码引擎核心保持两个寄存器。第一寄存器是具有9个位的范围寄存器50。第二寄存器是偏移寄存器60，其在规则模式中为9个位且在旁路模式中为10个位。
图2C显示实例性H.264标准最大概率符号(MPS)情况且图2D显示实例性H.264标准最小概率符号(LPS)情况。范围寄存器50记录当前间隔的宽度，所述宽度由子间隔rLPS 52及子间隔rMPS 54的总距离表示。偏移是在所述范围内从所述位流及一点到所述当前位置。应注意，下文阐述的方程式及表达式中的许多方程式及表达式使用类似于C或C++计算机程序设计语言的语法。所述表达式是出于说明性目的且可以具有不同语法的其它计算机程序设计语言表达。
在解码频段时，根据解码特定频段的上下文将范围划分成两个子间隔rLPS 52及rMPS 54。频段是经CABAC解码标准格式。如依据以下说明将看出，频段在解码时是二进制符号。以方程式Eq.(1)及(2)定义子间隔rLPS 52及rMPS 54
rLPS＝range*pLPS，且                            (1)
rMPS＝range*pMPS＝range*(1-pLPS)＝range-rLPS，  (2)
其中pLPS是最小概率符号的概率，且pMPS是最大概率符号的概率。子间隔rLPS52及rMPS 54在偏移降低的情况下决定所述频段是MPS还是LPS频段。若所述偏移＞＝rMPS，则所述频段是LPS频段。否则，所述频段是MPS频段。在决定所述频段之后，更新所述范围及偏移。项pMPS为概率。概率应在0到1内。项rMPS是range*pMPS。MPS及LPS的概率的总和应等于1。
在下文各种配置中，按所描绘的次序执行流程图块，或可同时、平行地或按不同次序执行这些块或其若干部分。
图3显示一个频段的H.264标准算术解码过程100的样本(伪代码)指令集。所述指令集指示范围寄存器50及偏移寄存器60两者均为9个位。还指示范围寄存器50配置。所述指令集指示范围在28＜＝range＜29内。算术解码过程100简短且在其中做出范围是否＞offset＞＝0的确定的指令处开始。如果所述确定为“否”，那么过程100结束。然而，如果所述确定为“是”，那么下一指令集是if-else集。所述if语句校验以查看所述偏移是否＞＝rMPS。如果所述确定为“是”，那么所述频段是LPS情况。接着将所述范围更新为设定等于子间隔rLPS(图2D)的新范围(range_new)且将新偏移(offset_new)设定为等于offset-rMPS。
如果所述if条件为“否”，那么所述频段是MPS情况。接着将所述范围更新为设定等于子间隔rMPS的新范围(range_new)且将新偏移(offset_new)设定为等于offset。
图4显示H.264标准重新规范化过程150的流程图。在解码一个频段之后，将重新规范化范围及偏移以保持解码下一频段的精确度。标准重新规范化过程150确保9位范围寄存器50的最高有效位(MSB)始终为1，如图2A中所表示。标准重新规范化过程150以块152开始，在块152中做出范围是否＜0X100的决策。在块152处，将所述范围的值与256(或0x100)进行比较。如果所述确定为“否”，那么过程150结束。然而，如果块152处的确定为“是”，那么块152之后是块154。在块154处，将所述范围向左移位一个位，由range＝range＜＜1表示。同样地，将所述偏移向左移位一个位，由offset＝offset＜＜1表示。还将所述偏移设定为offset(bitwise OR)read_bits(1)。表达式offet(bitwise OR)read_bits(1)表示向左移位一个位的范围/偏移寄存器的值。在所述移位之后，最低有效(最右)位为0。表达式readbits(1)从位流读取一个位并将此一个位添加到偏移暂存器60的最低有效(最右)位。
块154循环回到上述块152。重复块152及154的循环直到块152处的确定为“否”，此完成重新规范化过程150。
图5显示H.264标准正常解码模式过程200的流程图。在标准解码过程200中，为避免乘法，使用64x4查找表(LUT)来近似上文方程式Eq.(1)中所阐述的rLPS。通过将9位范围寄存器50相等地分割成四个单元来近似所述范围。通过由6位上下文状态索引的64个已量化的值来近似pLPS。因此，在块202处，根据方程式Eq.(3)来计算所述rLPS。
rLPS＝lutLPS[ctxIdx-＞state][(range＞＞6)&3]   (3)
其中ctxIdx是过程200的输入，表示上下文状态的索引并提供状态信息；range＞＞6表示向右移位6个位或除以26；且(range＞＞6)&3的结果在用以寻址所述LUT的范围寄存器50中抽取位7到6(MSB之后的2个位)。表达式ctxIdx-＞state可采用从0到63的值，其用于所述64x4LUT中以得到所述rLPS。举例来说，如果范围为0b1xxyy yyyy，那么所述范围将在0x100到0x1FE内，且使用(range＞＞6)&3来得到所述范围的“xx”。表达式&是逐位AND函数。
在块202处，还根据方程式Eq.(4)来计算rMPS
rMPS＝range-rLPS    (4)
其中在方程式Eq.(3)中计算rLPS。
块202之后是块204，在块204中做出偏移是否＞＝rMPS的确定。如果所述确定为“是”，那么块204之后是块206，在块206中根据方程式Eq.(5)、(6)及(7)来计算频段、范围及偏移
bin＝！ctxIdx-＞valMPS    (5)
range＝rLPS，且           (6)
offset＝offset-rMPS       (7)
其中！ctxIdx-＞valMPS表示表达式，其中ctxIdx-＞valMPS可采用值0或1，且“！”意指位翻转。项ctxIdx是所述函数的输入参数，且其提供状态及valMPS信息。项valMPS表示MPS情况中的频段输出。
块206之后是块208，在块208中做出ctxIdx-＞state是否等于0的确定。如果块208处的确定为“是”，那么块208之后是块210，在块210中将ctxIdx-＞valMPS指派为等于！ctxIdx-＞valMPS。块210之后是块212。另外，如果块208处的确定为“否”，那么块208之后也是块212。在块212处，将ctxIdx-＞state指派为等于TransIndexLPS(ctxIDx-＞state)。在解码每一频段之后，需要更新与每一ctxIdx相关联的state/valMPS。项TransIndexLPS/TransIndexMPS仅为H.264标准中定义来计算状态转变的2个LUT。
再次返回到块204，如果块204处的确定为“否”，那么块204之后是块214，在块214中根据方程式Eq.(8)及(9)来计算频段及范围
bin＝ctxIdx-＞valMPS；且   (8)
range＝rMPS.               (9)
块214之后是块216，在块216中将ctxIdx-＞state指派为等于TransIndexLPS(ctxIDx-＞state)。块212及216两者均继续进行到块218，在块218中发生重新规范化过程150。块218结束过程200。
图6显示H.264标准旁路解码模式过程250的一般流程图。对于旁路解码模式过程250。在H.264标准旁路解码模式过程250中，将偏移向左移位1个位且从位流读取1个位。将新偏移与范围进行比较以确定频段是1还是0。
标准旁路解码模式过程250以块252开始，在块252中将偏移设定为等于offset＜＜1，其中＜＜1表示乘以2或向左移位1。此外，将偏移设定为等于offset(bitwise OR)read_bits(1)。块252之后是块254，在块254中做出偏移是否＞＝range的确定。如果所述确定为“是”，那么块254之后是块256，在块256中根据方程式Eq.(10)及(11)来计算频段及偏移
Bin＝1；且            (10)
Offset＝offset-range. (11)
如果所述确定为“否”，那么块254之后是块258，在块258中将所述频段设定为等于零(0)。块256及258结束过程250。应注意，术语频段也与位相同。
图7显示H.264标准终止解码过程300的流程图。当解码指示end_of_slice_flag及I-Pulse Code Modulation(I_PCM)模式的频段时，标准终止解码过程300调用特殊解码例程。标准终止解码过程300以块302开始，在块302中使范围递减2(range＝range-2)。块302之后是块304，在块304中做出偏移是否＞＝range的确定。如果块304处的确定为“是”，那么在块306处将频段设定为等于一(1)。然而，如果块304处的确定为“否”，那么块304之后是块308，在块308中将频段设定为等于零(0)。块308之后是块310，在块310中执行重新规范化过程150(图4)。块306及310两者结束H.264标准终止解码过程300。
在CABAC初始级期间，将范围寄存器50(图2A)设定为0x1FE，从位流读取9个位来设定初始偏移寄存器60。
如从上文可显而易见，所述9个位用于表示范围及偏移两者。因此，在CABAC核心过程中存在大量逐位运算。
在H.264标准正常解码模式过程200(图5)中，每当LPS情况时，由于LPS概率＜0.5，因此新范围将为＜0x100。因此，需要重新规范化以使所述范围＞＝0x100。在新的实例性配置中，使用count_leading_zero(CLZ)指令而非使用循环来计算所需要的向左移位的量。每当MPS情况时，由于MPS概率＞＝0.5，因此新范围将为从0x080到0x1FE。因此，需要对至多一个向左移位进行重新规范化以使最高有效位(MSB)为1。同时，将偏移向左移位相同的量且从位流读取新的位以填充其。
此外，在H.264标准旁路解码模式过程250中，始终将偏移向左移位1且从位流读取1个位。此需要极频繁地进行重新规范化及从位流读取位，此两者在计算上均极其昂贵。
图8显示执行所接收CABAC位流(BS)的多级解码的处理器401的一般框图。处理器401包含处理电路401及多级CABAC解码器引擎402。在一个方面中，多级CABAC解码器引擎402实施于两个级中。在第一级(级1)中，由CABAC解码子模块404将所述CABAC位流仅解码成频段或二进制符号。可在频段缓冲器406中按与从所述CABAC位流解码所述频段或二进制符号一样的准确次序(在下文中称为“经解码次序”)对其进行缓冲。此外，所述第一级中的处理一般不在缓冲之后执行。以虚影显示频段缓冲器406以表示用于存储所述频段或二进制符号的存储器在处理器400外部。
CABAC解码子模块40的输出是中间信号且是经CABAC解码标准格式。一般来说，CABAC解码子模块404的操作可为缓慢的，此取决于至少帧的大小。
在多级CABAC解码器引擎402的第二级(级2)中，视频解码子模块410解码来自频段缓冲器406的中间信号且可包含可变长度译码(VLC)解码器。视频解码子模块410包含解二进制化子模块412，其可操作以重构来自所述中间信号的语法元素的值。接着所述语法元素由视频解码子模块410的在最终解码子模块414中的任何剩余解码操作用来产生视频输出。
图9显示根据图8中所示方面的CABAC位流多级解码过程500的流程图。过程500以块502开始，在块502中将CABAC位流解码成仅具有频段或二进制符号的中间信号，所述频段或二进制符号具有经CABAC解码标准格式。块602之后是块604，在块604中按经解码次序缓冲所述二进制符号，所述经解码次序是与解码频段一样的准确次序。块604之后是块606。在块606处，发生语法元素重构。块606之后是块608，在块608中发生任何最终视频解码操作以产生视频输出信号。
图10显示具有旁路模式的多级CABAC解码器引擎600的一般框图。多级CABAC解码器引擎600包含第一及第二处理级610及620、外部存储器630及开关640。在操作中，在线614上将第一处理级610的输出发送到存储器630。当第二处理级620准备读取存储器630中的经缓冲中间信号的数据时，在线634上将所述数据发送到第二处理级620。
第一处理级610及第二处理级620可以是各自具有其自身的独立处理速度及处理性能的单独处理电路。第一处理级610具有第一处理速度及第一性能。第二处理级620具有第二处理速度及第二处理性能。所述第一及第二处理速度可相同或不同。举例来说，第一处理级610的第一处理速度或性能可慢于第二处理级620的第二处理速度或性能。然而，第一处理级610的所得处理性能可由于CABAC解码过程的帧大小及/或实施方案而减小。
开关640可操作以在处于非旁路模式中时传递存储于存储器630中的经缓冲中间信号。所述非旁路模式在第一级610的处理速度或性能低于预定阈值时是必需的。或者，开关640可操作以在处理速度或性能高于预定阈值时将所述中间信号从第一处理级610直接传递到第二处理级620。因此，引擎600切换到旁路模式。
在一个方面中，第一处理级610及第二处理级620实施于软件中，其中第一处理级610是使用第一指令集(例如，软件或源代码)实施的且第二处理级620是使用第二指令集(例如，软件或源代码)实施的。所述第一指令集与所述第二指令集分离且不同。
在另一方面中，第一处理级610实施于硬件中且第二处理级620实施于软件中。在再进一步方面中，第一处理级610实施于软件中且第二处理级620实施于硬件中。
在一个方面中，第二处理级620按经解码次序从第一处理级610或存储器630接收并解码中间信号。
图11显示具有旁路模式的CABAC位流多级解码过程700的流程图。过程700以块702处的所接收位流的CABAC解码开始。所述CABAC解码发生在第一处理级610中，所述第一处理级经布置以仅根据CABAC解码标准来解码所述位流。块702之后是块704，在块704中计算第一处理级610的处理速度及/或处理器性能(PP)。块704之后是块706，在块706中做出所述PP是否大于预定阈值的确定。如果块706处的确定为“是”，那么块706之后是块708，在块708中发生频段缓冲。按准确经解码次序缓冲所述中间信号。
块708之后是块710，在块710中控制开关640在旁路模式与非旁路模式之间切换。块710之后是块712，在块712中发生视频解码以使用非CABAC解码标准来产生视频输出信号。再次返回到块706，如果块706处的确定为“否”，那么块706之后直接是块710，在块710中将所述开关改变为旁路模式。在所述旁路模式中，所述具有经CABAC解码标准格式的中间信号立即由第二处理级620根据基于非CABAC解码标准的第二解码过程来进行解码而不需要缓冲。
目标是寻找译码效率与计算复杂性之间的折衷。在图11的配置中，动态地确定处理速度或性能。可周期性地或以其它指定间隔执行校验。
402或600可作为高分辨率(HD)解码器或其它集成电路的一部分实施于视频位流语法分析程序中。
在一个或一个以上实例性配置中，所描述的功能及/或块可实施于硬件、软件、固件、或其任一组合中。如果实施于软件中，那么可将所述功能作为一个或一个以上指令或代码存储于计算机可读媒体上或经由所述计算机可读媒体传输。计算机可读媒体包含计算机存储媒体及通信媒体两者，所述通信媒体包含促进将计算机程序从一个位置传送到另一个位置的任何媒体。存储媒体可以是可由计算机存取的任何可用媒体。通过举例而非限制的方式，此类计算机可读媒体可包括RAM、ROM、EEPROM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置、或可用于以指令或数据结构形式携载或存储所需程序代码且可由计算机存取的任何其它媒体。此外，可将任一连接恰当地称作计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电及微波等无线技术从网站、服务器或其它远程源传输软件，那么所述同轴电缆、光纤电缆、双绞线、DSL或例如红外线、无线电及微波等无线技术均包含于媒体的定义中。如本文中所使用，磁盘及光盘包含：压缩光盘(CD)、激光光盘、光盘、数字通用光盘(DVD)、软磁盘及蓝光光盘，其中磁盘通常以磁性方式来再现数据，而光盘借助激光以光学方式来再现数据。以上各项的组合也应包含于计算机可读媒体的范围内。
提供先前对所揭示配置的说明旨在使所属领域的技术人员能够制作或使用本发明。所属领域的技术人员将易于明了这些配置的各种修改，且本文中所定义的通用原理可应用于其它配置，而不背离本发明的精神或范围。因此，本发明并不打算局限于本文中所示的配置，而是应赋予其与本文中所揭示的原理及新颖特征相一致的最宽广范围。

Claims (32)

1.一种装置，其包括：
第一解码器级，其可操作以将基于上下文的自适应二进制算术译码(CABAC)位流解码成具有经CABAC解码标准格式及经解码次序的中间信号；
缓冲器，其可操作以按所述经解码次序缓冲所述中间信号；及
第二解码器级，其可操作以使用非CABAC解码标准将所述中间信号解码成视频输出信号。
2.根据权利要求1所述的装置，其中所述第二解码器级可操作以重构来自所述中间信号的语法元素并解码所述语法元素。
3.根据权利要求2所述的装置，其中所述第二解码器级包含解二进制化子模块以重构所述语法元素的值。
4.根据权利要求3所述的装置，其中所述第二解码器级包含可变长度译码解码器。
5.根据权利要求1所述的装置，其中所述中间信号包含频段。
6.根据权利要求1所述的装置，其进一步包括：
开关，其耦合于所述第一解码器级与所述第二解码器级之间，并可操作以在旁路模式中将所述中间信号从所述第一解码器级直接传递到所述第二解码器级且可操作以在非旁路模式中将所述中间信号从所述缓冲器传递到所述第二解码器级。
7.根据权利要求6所述的装置，其进一步包括：
处理器性能计算器，其可操作以计算所述第一解码器级的处理器性能；及
模式控制装置，其用以响应于所述所计算的处理器性能而控制所述开关的所述操作。
8.根据权利要求1所述的装置，其中所述装置是蜂窝式电话、无线装置、无线通信装置、视频游戏控制台、以无线方式配备的个人数字助理(PDA)、膝上型计算机或具有视频能力的装置。
9.一种集成电路，其包括：
第一解码器电路，其可操作以将基于上下文的自适应二进制算术译码(CABAC)位流解码成具有经CABAC解码标准格式及经解码次序的中间信号；
缓冲器，其可操作以按所述经解码次序缓冲所述中间信号；及
第二解码器电路，其可操作以使用非CABAC解码标准将所述中间信号解码成视频输出信号。
10.根据权利要求9所述的集成电路，其中所述第二解码器电路可操作以重构来自所述中间信号的语法元素并解码所述语法元素。
11.根据权利要求10所述的集成电路，其中所述第二解码器电路包含解二进制化子模块以重构所述语法元素的值。
12.根据权利要求11所述的集成电路，其中所述第二解码器电路包含可变长度译码解码器。
13.根据权利要求9所述的集成电路，其中所述中间信号包含频段。
14.根据权利要求9所述的集成电路，其进一步包括：
开关，其耦合于所述第一解码器电路与所述第二解码器电路之间，并可操作以在旁路模式中将所述中间信号从所述第一解码器电路直接传递到所述第二解码器电路且可操作以在非旁路模式中将所述中间信号从所述缓冲器传递到所述第二解码器电路。
15.根据权利要求14所述的集成电路，其进一步包括：
处理器性能计算器，其可操作以计算所述第一解码器电路的处理器性能；及
模式控制装置，其响应于所述所计算的处理器性能而控制所述开关的所述操作。
16.根据权利要求9所述的集成电路，其中所述集成电路是蜂窝式电话、无线装置、无线通信装置、视频游戏控制台、以无线方式配备的个人数字助理(PDA)、膝上型计算机或具有视频能力的装置的一部分。
17.一种集成电路，其包括：
用于将基于上下文的自适应二进制算术译码(CABAC)位流解码成具有经CABAC解码标准格式及经解码次序的中间信号的装置；
用于按所述经解码次序缓冲所述中间信号的装置；及
用于使用非CABAC解码标准将所述中间信号解码成视频输出信号的装置。
18.根据权利要求17所述的集成电路，其中所述用于解码所述中间信号的装置包含用于重构来自所述中间信号的语法元素并解码所述语法元素的装置。
19.根据权利要求18所述的集成电路，其中所述用于解码所述中间信号的装置包含可变长度译码解码器。
20.根据权利要求17所述的集成电路，其中所述中间信号包含频段。
21.根据权利要求17所述的集成电路，其进一步包括用于切换的装置，所述用于切换的装置用以在旁路模式中将所述中间信号从所述用于解码所述CABAC位流的装置直接传递到所述用于解码所述中间信号的装置且用以在非旁路模式中将所述中间信号从所述用于缓冲的装置传递到所述用于解码所述中间信号的装置。
22.根据权利要求21所述的集成电路，其进一步包括：
用于计算所述用于解码所述CABAC位流的装置的处理器性能的装置；及
用于响应于所述所计算的处理器性能而控制开关的操作的装置。
23.一种包含计算机可读媒体的计算机程序产品，所述计算机可读媒体具有用于致使计算机执行以下操作的指令：
将基于上下文的自适应二进制算术译码(CABAC)位流解码成具有经CABAC解码标准格式及经解码次序的中间信号；
按所述经解码次序缓冲所述中间信号；及
使用非CABAC解码标准将所述中间信号解码成视频输出信号。
24.根据权利要求23所述的计算机程序产品，其中所述用以解码所述中间信号的指令包含用以致使所述计算机重构来自所述中间信号的语法元素并解码所述语法元素的指令。
25.根据权利要求24所述的计算机程序产品，其中所述用以解码所述中间信号的指令包含用以致使所述计算机根据可变长度译码方案来解码所述中间信号的指令。
26.根据权利要求23所述的计算机程序产品，其中所述中间信号包含频段。
27.根据权利要求23所述的计算机程序产品，其进一步包括用以致使所述计算机执行以下操作的指令：计算解码所述CABAC位流的处理器的处理器性能；及响应于所述所计算的处理器性能而在非旁路模式与旁路模式之间切换，其中在所述非旁路模式中，所述用以解码所述中间信号的指令包含用以解码所述经缓冲中间信号的指令，且在所述旁路模式中，所述指令用以直接解码所述中间信号。
28.一种方法，其包括：
由第一处理级将基于上下文的自适应二进制算术译码(CABAC)位流解码成具有经CABAC解码标准格式及经解码次序的中间信号；
按所述经解码次序缓冲所述中间信号；及
由第二处理级使用非CABAC解码标准将所述中间信号解码成视频输出信号。
29.根据权利要求28所述的方法，其中所述中间信号的所述解码包含重构来自所述中间信号的语法元素并解码所述语法元素。
30.根据权利要求29所述的方法，其中所述中间信号的所述解码包含可变长度译码解码。
31.根据权利要求28所述的方法，其进一步包括：在旁路模式中选择性地绕过所述缓冲；及在所述旁路模式中将所述中间信号从所述第一处理级直接传递到所述第二处理级。
32.根据权利要求28所述的方法，其进一步包括：
计算第一处理电路的处理器性能；及
响应于所述所计算的处理器性能而控制所述选择性地绕过。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104067624A (zh) * 2012-01-20 2014-09-24 佳能株式会社 编码和解码变换单位的残差系数的有效性映射的方法、设备和系统
CN104980749A (zh) * 2014-04-11 2015-10-14 扬智科技股份有限公司 算术编码的解码装置及方法
CN106415484A (zh) * 2014-05-27 2017-02-15 高通股份有限公司 专用算术编码指令
US9769484B2 (en) 2012-01-19 2017-09-19 Canon Kabushiki Kaisha Method, apparatus and system for encoding and decoding the significance map for residual coefficients of a transform unit
CN110995285A (zh) * 2019-12-27 2020-04-10 成都达安众科技有限公司 一种uhf rfid分步式指令解码方法及芯片

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9419749B2 (en) 2009-08-19 2016-08-16 Qualcomm Incorporated Methods and apparatus employing FEC codes with permanent inactivation of symbols for encoding and decoding processes
US9083976B2 (en) * 2008-09-05 2015-07-14 Freescale Semiconductor, Inc. Processing a video stream in real time based on binary information of the video stream
WO2011048099A1 (en) 2009-10-20 2011-04-28 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Audio encoder, audio decoder, method for encoding an audio information, method for decoding an audio information and computer program using a region-dependent arithmetic coding mapping rule
US20110125987A1 (en) * 2009-11-20 2011-05-26 Qualcomm Incorporated Dedicated Arithmetic Decoding Instruction
KR101336051B1 (ko) * 2010-01-12 2013-12-04 프라운호퍼 게젤샤프트 쭈르 푀르데룽 데어 안겐반텐 포르슝 에. 베. 오디오 인코더, 오디오 디코더, 오디오 정보 인코딩 방법, 오디오 정보 디코딩 방법, 및 수치적 이전 콘텍스트 값의 수치 표현의 수정을 이용하는 컴퓨터 프로그램
US10123053B2 (en) * 2011-05-23 2018-11-06 Texas Instruments Incorporated Acceleration of bypass binary symbol processing in video coding
MY170940A (en) 2011-06-16 2019-09-19 Ge Video Compression Llc Entropy coding of motion vector differences
US8805099B2 (en) * 2011-06-22 2014-08-12 Panasonic Intellectual Property Corporation Of America Image decoding method and image coding method
TR201901502T4 (tr) * 2011-06-28 2019-02-21 Nec Corp Bir Video Nicemleme Parametre Kodunun Çözülmesi.
UA114674C2 (uk) 2011-07-15 2017-07-10 ДЖ.І. ВІДІЕУ КЕМПРЕШН, ЛЛСі Ініціалізація контексту в ентропійному кодуванні
US9088796B2 (en) 2011-11-07 2015-07-21 Sharp Kabushiki Kaisha Video decoder with enhanced CABAC decoding
TWI590649B (zh) * 2011-11-08 2017-07-01 三星電子股份有限公司 視訊之算術解碼裝置
US9503717B2 (en) * 2012-01-09 2016-11-22 Texas Instruments Incorporated Context adaptive binary arithmetic coding (CABAC) with scalable throughput and coding efficiency
US9538172B2 (en) * 2012-04-11 2017-01-03 Qualcomm Incorporated Grouping bypass coded syntax elements in video coding
US9445132B2 (en) * 2013-09-09 2016-09-13 Qualcomm Incorporated Two level last significant coefficient (LSC) position coding
JP7199221B2 (ja) * 2016-05-20 2023-01-05 パナソニック インテレクチュアル プロパティ コーポレーション オブ アメリカ 符号化装置、復号装置、符号化方法及び復号方法
KR20180031944A (ko) 2016-09-21 2018-03-29 삼성전자주식회사 비디오 디코더 및 이를 포함하는 전자 시스템
US10264264B2 (en) * 2016-09-24 2019-04-16 Apple Inc. Multi-bin decoding systems and methods
US10757412B2 (en) * 2017-01-03 2020-08-25 Avago Technologies International Sales Pte. Limited Architecture flexible binary arithmetic coding system
KR102414164B1 (ko) * 2017-03-31 2022-06-29 한국전자통신연구원 향상된 산술부호화를 제공하는 영상 처리 방법, 그를 이용한 영상 복호화, 부호화 방법 및 그 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05176187A (ja) * 1991-12-20 1993-07-13 Fujitsu Ltd データ圧縮・復元装置
JP3704356B2 (ja) * 1995-07-21 2005-10-12 株式会社 日立製作所 符号化映像信号の復号化装置およびそれを用いた蓄積復号化装置
US6927710B2 (en) * 2002-10-30 2005-08-09 Lsi Logic Corporation Context based adaptive binary arithmetic CODEC architecture for high quality video compression and decompression
US7472151B2 (en) * 2003-06-20 2008-12-30 Broadcom Corporation System and method for accelerating arithmetic decoding of video data
US6917310B2 (en) * 2003-06-25 2005-07-12 Lsi Logic Corporation Video decoder and encoder transcoder to and from re-orderable format
TW200518481A (en) * 2003-10-29 2005-06-01 Nec Corp Decoder and encoder of arithmetic code, encoding apparatus and decoding apparatus having intermediate buffer inserted between reverse binary converter and binary converter
KR101208233B1 (ko) * 2004-11-09 2012-12-04 파나소닉 주식회사 중간 형식으로 변환하는 2단계 산술 복호
US20060126744A1 (en) * 2004-12-10 2006-06-15 Liang Peng Two pass architecture for H.264 CABAC decoding process

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9769484B2 (en) 2012-01-19 2017-09-19 Canon Kabushiki Kaisha Method, apparatus and system for encoding and decoding the significance map for residual coefficients of a transform unit
CN104067624A (zh) * 2012-01-20 2014-09-24 佳能株式会社 编码和解码变换单位的残差系数的有效性映射的方法、设备和系统
US9736495B2 (en) 2012-01-20 2017-08-15 Canon Kabushiki Kaisha Method, apparatus and system for encoding and decoding the significance map for residual coefficients of a transform unit
CN104980749A (zh) * 2014-04-11 2015-10-14 扬智科技股份有限公司 算术编码的解码装置及方法
CN104980749B (zh) * 2014-04-11 2018-04-24 扬智科技股份有限公司 算术编码的解码装置及方法
CN106415484A (zh) * 2014-05-27 2017-02-15 高通股份有限公司 专用算术编码指令
CN106415484B (zh) * 2014-05-27 2019-02-01 高通股份有限公司 用于执行专用算术编码指令的设备、方法和计算机可读介质
CN110995285A (zh) * 2019-12-27 2020-04-10 成都达安众科技有限公司 一种uhf rfid分步式指令解码方法及芯片

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Publication number Publication date
JP4976553B2 (ja) 2012-07-18
KR101321012B1 (ko) 2013-10-23
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US20090058695A1 (en) 2009-03-05
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