CN101764982A - 一种高清视频图像处理方法及装置 - Google Patents
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Abstract
本发明公开了一种高清视频图像处理方法及装置，所述高清视频图像处理方法包括：对接收到的超过LED显示屏控制器所支持的最大分辨率的视频图像进行分割，得到至少两幅视频分割图像；将所述得到的每一幅视频分割图像进行高清信号编码及加密处理，得到所述各幅视频分割图像所对应的高清信号，并将所述高清信号发送至LED显示屏控制器。本发明克服了LED显示屏受到LED显示屏控制器所支持的视频图像的最大分辨率有限的限制，将超过所述LED显示屏控制器所支持的最大分辨率的视频图像进行分割，得到多个视频图像，再通过多个LED显示屏控制器在LED显示屏上分区进行播放合成所述多个视频图像得到整幅视频图像，使LED显示屏达到高清显示的效果。
Description
技术领域
本发明涉及高清视频图像处理领域，尤其涉及一种高清图像视频处理方法及装置。
背景技术
随着科技的发展，发光二极管(Light Emitting Diode、LED)显示技术也突飞猛进，LED广告显示屏，金融系统中显示汇率或利率的LED屏以及公路警示牌LED显示屏等已经非常的普及了。LED显示屏所显示的内容由LED显示屏控制器进行控制，使LED显示屏显示图像或视频图像。目前由于受到LED显示屏受到LED显示屏控制器所支持的视频图像的最大分辨率有限的限制，使得现有的LED显示屏实现高清分辨率视频图像的显示受到限制。
发明内容
本发明所要解决的技术问题在于解决LED显示的分辨率因为LED显示屏控制器所支持的视频图像最大分辨率有限而导致LED显示屏的分辨率受到限制的问题。
本发明实施例提供的高清视频图像处理方法包括：
对接收到的超过LED显示屏控制器所支持的最大分辨率的视频图像进行分割，得到至少两幅视频分割图像；将所述得到的每一幅视频分割图像进行高清信号编码及加密处理，得到所述各幅视频分割图像所对应的高清信号，并将所述高清信号发送至LED显示屏控制器。
相应的，本发明实施例提供的高清视频图像处理装置包括：
视频图像分割模块，用于对接收到的超过LED显示屏控制器所支持的最大分辨率的视频图像进行分割，得到至少两幅视频分割图像；
高清信号编码模块，用于将所述得到的每一幅视频分割图像进行高清信号编码及加密处理，得到所述各幅视频分割图像所对应的高清信号，并将所述高清信号发送至LED显示屏控制器。
采用本发明实施例，具有以下有益效果：
将超过所述LED显示屏控制器最大支持视频像素的视频图像进行分割，得到多个视频图像，使得通过多个LED显示屏控制器在LED显示屏上分区进行播放并合成所述多个视频图像得到整幅视频图像，使LED显示屏达到高清显示的效果。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例中高清视频图像处理装置的结构示意图；
图2是本发明实施例中视频图像分割模块的结构示意图；
图3是本发明实施例中高清视频图像处理装置的另一种结构示意图；
图4是本发明实施例中高清视频图像处理装置的另一种结构示意图；
图5是本发明实施例中FPGA芯片的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面结合附图对本发明实施例中的高清视频图像处理装置进行描述：
如图1所示，为发明实施例中高清视频图像处理装置的结构示意图。其中所述高清视频图像处理装置包括：
视频图像分割模块1，对接收到的超过显示LED屏控制器所支持的最大分辨率的视频图像进行分割，得到至少两幅视频分割图像。其中所述LED显示屏控制器通常所支持的最大分辨率为1024*768点像素。
高清信号编码模块2，用于将所述得到的每一幅视频分割图像进行高清信号编码及加密处理，得到所述各幅视频分割图像所对应的高清信号，并将所述高清信号发送至LED显示屏控制器，通过多个LED显示屏控制器在LED显示屏上分区进行播放合成所述多个视频图像得到整幅视频图像，使LED显示屏达到高清显示的效果。
如图2所示，为本发明实施例中视频图像分割模块的结构示意图。其中所述视频图像分割模块1又进一步包括：
视频图像获取子模块11，用于获得所述超过LED显示控制系统所支持的最大分辨率的视频图像；
工作参数获取子模块12，用于获取控制模块6输入的视频图像像素分割点；
分割子模块13，用于通过视频图像分割算法利用所述视频图像像素分割点，对接收到的超过LED显示控制系统所支持的最大分辨率的每一帧视频图像进行垂直分割或平行分割、或垂直分割和平行分割的组合，其中所述分割方式可以采取均匀分割或者非均匀分割。
如图3所示，为本发明实施例中高清视频图像处理装置的另一种结构示意图。相对于图1的高清视频图像处理装置，所述高清视频图像处理装置还包括：
高清信号解码模块3，用于对输入所述视频图像装置的高清信号进行解码得到高分辨率的视频图像。
视频图像缩放模块4，用于根据接收到的控制指令对所述高分辨率的视频图像进行缩放处理，同时对视频图像的亮度、对比度、色度、饱和度进行调节，得到固定显示格式的视频图像。
视频图像像素采集模块5，用于根据像素点采集指令采集所述固定显示格式的视频图像的像素点，得到超过LED显示屏控制器所支持的最大分辨率的视频图像。其中，所述视频图像像素采集模块5还可以对所述采集到的超过LED显示屏控制器所支持的最大分辨率的视频图像进行存储。
控制模块6，用于接收输入的工作参数、控制指令和像素点采集指令，分别向所述视频图像分割模块1、视频图像缩放模块4、视频图像像素采集模块5分别发送工作参数、控制指令以及像素点采集指令。
其中所述的视频图像分割模块1、视频图像像素采集模块5可以由FPGA芯片通过编辑得到。
下面结合附图对本发明实施例做更进一步的细述：
如图4所示，为本发明实施例中高清视频图像处理装置的另一种结构示意图。所述高清信号解码模块3采用anx8770芯片，anx8770具有2路HDMI输入接口，支持高清晰多媒体接口(High Definition Multimedia Interface、HDMI)，1.3协议、高带宽数字内容保护技术(High-bandwidth Digital Content Protection、HDCP)1.2协议，同时向下兼容数字视频接口(Digital Visual Interface、DVI)1.0协议，和支持8bit、10bit、12bit色彩深度，以及支持高清视频图像传输，最高带宽达到5.8G。高清信号解码3用于对输入的高清信号进行解码得到高分辨率的视频图像。FPGA芯片获取高清信号解码模块3输入信号的格式，当输入信号为DVI信号时，所述FPGA芯片向所述高清信号解码模块3发送格式调整指令和输出信号通道指令选择指令，所述高清信号解码模块3根据格式调整指令将所述DVI信号调整为HDMI信号输出，根据输出信号通道选择指令选择一路HDMI输出接口将其解码得到的高清视频图像发送至视频图像缩放模块4。
视频图像缩放模块4采用ABT2010芯片，ABT2010具有兼容HDMI输入接口，支持480P、720P、1080P等RGB4:4；4或YCbCr4:4:4输入/出格式，具有高精度图像缩放功能，具有亮度、对比度、色度、饱和度调节功能，具有图像滤波、增强、锐化等控制功能，输出30bitRGB4:4:4格式。视频图像缩放模块4根据所述FPGA芯片的控制指令，将所述高清信号解码模块3解码得到的HDMI信号进行缩放处理，并对所述视频图像的亮度、对比度、色度、饱和度进行调节，得到固定显示格式的视频图像并将其发送至视频图像像素采集模块5进行处理。例如，当所述视频图像缩放模块4输入的信号为720P，720P的视频图像的分辨率为1280*720点像素，超过了LED显示屏控制器所支持的最大分辨率1024*768点像素，而客户要求LED显示屏要采用1080P进行显示，则需要将所述输入的信号放大至1080P。同理，所述视频图像缩放模块4输入的信号格式为1080P，1080P的视频图像的分辨率为1920*1080点像素，超过了LED显示屏控制器所支持的最大分辨率1024*768点像素，而客户要求LED显示屏要采用720P进行显示，则需要将所述输入的信号缩小至720P。
在所述高清视频图像处理装置中，还可以使用现场可编程门阵列(Field-Programmable Gate Array、FPGA)芯片9实现如图3所示的实施例中的视频图像像素采集模块5、和视频图像分割模块1的功能，其中，所述FPGA芯片9还可以实现存储器通道选择模块的功能。本发明实施例中所采用的FPGA芯片9型号为EP1C20F400。在Quartus II软件编辑环境下，所述FPGA芯片9使用VHDL语言并采用模块化方式设计顶层逻辑图，得到FPGA芯片的配置文件，由于FPGA芯片9采用的是随机存取存储器(Random-Access Memory、RAM)型存储器，在断电之后所存储的数据将会丢失，因此需要将所述FPGA芯片9的配置文件发送至FPGA芯片9外部的串型闪存8中进行保存，同时所述串型闪存中8还可以存储图3中控制模块6的运行程序。当所述FPGA芯片9上电后FPGA芯片9从所述串型闪存中获取得到所述FPGA芯片的配置文件，FPGA芯片9根据所述FPGA的配置文件，形成能够实现所述视频图像像素采集模块5和视频图像分割模块1功能的时序逻辑电路；当所述FPGA芯片9上电后，所述控制模块6中的静态随机存贮器(Static RAM、SRAM)载入串型闪存8中存储的所述控制模块6的运行程序，并通过控制模块运行。
如图5所示，为本发明实施例中FPGA芯片的结构示意图。其中所述FPGA芯片包括：
视频图像像素采集模块5，用于接收所述视频图像缩放模块4输出的固定格式的视频图像，根据控制模块6发送的视频图像像素采集指令对所述视频图像逐帧进行像素点采集，得到高清的超过LED显示屏控制器所支持的最大分辨率的视频图像，并将所述视频图像发送到所述视频图像分割模块1进行分割处理。所述视频图像像素采集模块还可以将所述得到的超过LED显示屏控制器所支持的最大分辨率的视频图像先发送至存储器通道选择模块7，再由存储器通道选择模块4转发至视频图像像素采集模块3，所述存储器通道选择模块7由所述FPGA芯片9编辑得到。其中，所述存储器通道选择模块7与外部的双倍速内存(DoubleData Rate、DDR)存储器10相连接，所述DDR存储器10存储视频图像，其中所述DDR存储器10又包括一个DDR1存储器和DDR2存储器。所述DDR存储器的存储方法可以为：DDR1存储器接收并存储当前视频帧图像，DDR2存储器将其存储的当前视频帧图像前一帧的视频帧图像发送至所述视频图像分割模块5进行分割，DDR2存储再器对当前视频帧图像的后一帧视频图像进行存储，而所述DDR1存储器则将所述存储的当前视频帧图像发送至所述视频图像分割模块5进行分割。
所述视频图像分割模块1接收所述视频帧图像并接收控制模块6发送的工作参数，所述工作参数包括视频图像像素分割点。通过视频图像分割算法并利用所述视频图像像素分割点，对接收到的超过LED显示控制系统所支持的最大分辨率的每一帧视频图像进行垂直分割或平行分割、或垂直分割和平行分割的组合，得到至少两幅视频分割图像，并将所述视频分割图像发送至高清信号编码模块2。其中对所述视频图像可以进行均匀等份分割或者非均匀分割。例如，对一幅1920*1080的视频图像按照输入的视频图像像素分割点进行分割，当所述视频图像像素分割点为水平方向为960，垂直方向为540时，则所述输入的视频图像被成十字型的等份分割为四份相同大小的视频分割图像。
控制模块6嵌于所述FPGA芯片9中，所述控制模块6采用可编程片上系统(System-on-a-Programmable-Chip、SOPC)设计技术，用于接收所述高清视频图像处理装置外部的USB接口输入的工作参数，控制命令，像素点采集指令。并对用户所选择的高清信号解码模块的操作生成输出信号通道选择指令，以及根据检测所述高清信号编码模块7的结果生成芯片选择指令。控制模块6中的静态随机存贮器(Static RAM、SRAM)载入串型闪存8中存储的所述控制模块6的运行程序，控制模块6根据所述运行程序以及所述工作参数、控制命令、像素点采集指令，以及所述输出信号通道选择指令和芯片选择指令对所述各个模块进行控制。
其中所述高清视频图像处理装置中的高清信号编码模块2采用4个anx8560芯片组成高清信号编码电路，因此可以同时处理四幅视频分割图像，anx8560具有1路HDMI输出接口，支持HDMI1.3、HDCP1.2协议、并兼容DVI1.0协议，同时支持8bit、10bit、12bit色彩深度，以及支持高清视频图像传输，最高带宽达到5.8G，高清信号编码模块2输出的省缺格式设置为36bitRGB4:4:4。所述高清信号编码模块2用于对接收经过所述FPGA芯片处理得到的视频分割图像，并对所述各个视频分割图像进行编码并且根据HDCP协议进行加密处理，得到与所述各幅视频分割图像所对应的高清信号，再将所述高清信号发送至LED显示屏控制器，通过多个LED显示屏控制器在LED显示屏上分区进行播放并合成所述多个视频分割图像得到整幅视频图像，使LED显示屏达到高清显示的效果。其中当从所述FPGA芯片9输出的所述各幅视频分割图像的份数小于四时，FPGA芯片中的控制模块6检测所述高清信号编码模块2各个anx8560芯片的工作状态，发送芯片选择指令，所述高清信号编码模块2根据所述芯片选择指令选择anx8560芯片对所述视频分割图像进行处理。
相应的本发明还提供了一种高清视频图像处理方法。其中该方法对高清视频图像处理的细节之处与所述高清视频图像处理装置一致。如图6所示，为本发明实例中高清视频图像处理方法的流程示意图。所述方法包括：
401、通过视频图像分割算法并利用所输入的视频图像分割点，对接收到的超过LED显示控制系统所支持的最大分辨率的每一帧视频图像进行垂直分割或平行分割、或垂直分割和平行分割的组合得到至少两幅视频分割图像。
402、将所述得到的每一幅视频分割图像进行高清信号编码及加密处理，得到所述各幅视频分割图像所对应的高清信号，并将所述高清信号发送至LED显示屏控制器。
所述步聚401之前还可以进一步包括：
对输入的高清信号进行解码得到高分辨率的视频图像；
根据接收到的控制指令对所述高分辨率的视频图像进行缩放处理，同时对视频图像的亮度、对比度、色度、饱和度进行调节，得到固定显示格式的视频图像；
根据像素点采集指令采集所述固定显示格式的视频图像的像素点，得到超过LED显示屏控制器所支持的最大分辨率的视频图像。
本发明实施例具有如下优点或有益效果：
通过对高清视频图像的分割，使得分割后的视频图像符合LED显示屏控制器所支持的分辨率，克服了LED显示的分辨率受到LED显示屏控制器最大支持视频分辨率有限的限制，使得LED显示屏最高达到1080P格式的高清显示效果。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。
以上所述的实施方式，并不构成对该技术方案保护范围的限定。任何在上述实施方式的精神和原则之内所作的修改、等同替换和改进等，均应包含在该技术方案的保护范围之内。
Claims (9)
1.一种高清视频图像处理方法，其特征在于，所述方法包括：
对接收到的超过LED显示屏控制器所支持的最大分辨率的视频图像进行分割，得到至少两幅视频分割图像；
将所述得到的每一幅视频分割图像进行高清信号编码及加密处理，得到各幅视频分割图像所对应的高清信号，并将所述高清信号发送至LED显示屏控制器。
2.如权利要求1所述的方法，其特征在于，所述接收到的超过LED显示屏控制器所支持的最大分辨率的视频图像进行分割，得到至少两幅视频分割图像之前包括：
获取输入的工作参数，所述工作参数包括视频图像像素分割点。
3.如权利要求2所述的方法，其特征在于，所述对接收到的超过LED显示屏控制器所支持的最大分辨率的视频图像进行分割包括：
通过视频图像分割算法利用所述视频图像像素分割点，对接收到的超过LED显示控制系统所支持的最大分辨率的每一帧视频图像进行垂直分割或平行分割、或垂直分割和平行分割的组合。
4.如权利要求1至3任意一项所述的方法，其特征在于，所述接收到的超过LED显示屏控制器所支持的最大分辨率的视频图像包括：
对输入的高清信号进行解码得到高分辨率的视频图像；
根据接收到的控制指令对所述高分辨率的视频图像进行缩放处理，同时对视频图像的亮度、对比度、色度、饱和度进行调节，得到固定显示格式的视频图像；
根据像素点采集指令采集所述固定显示格式的视频图像的像素点，得到超过LED显示屏控制器所支持的最大分辨率的视频图像。
5.一种高清视频图像处理装置，其特征在于，所述装置包括：
视频图像分割模块，用于对接收到的超过LED显示屏控制器所支持的最大分辨率的视频图像进行分割，得到至少两幅视频分割图像；
高清信号编码模块，用于将所述得到的每一幅视频分割图像进行高清信号编码及加密处理，得到所述各幅视频分割图像所对应的高清信号，并将所述高清信号发送至LED显示屏控制器。
6.如权利要求5所述的装置，其特征在于，所述视频图像分割模块还包括：
视频图像获取子模块，用于获得超过LED显示控制系统所支持的最大分辨率的视频图像；
工作参数获取子模块，用于获取输入的视频图像像素分割点；
分割子模块，用于通过视频图像分割算法利用所述视频图像像素分割点，对接收到的超过LED显示控制系统所支持的最大分辨率的每一帧视频图像进行垂直分割或平行分割、或垂直分割和平行分割的组合。
7.如权利要求5所述的装置，其特征在于，所述装置还包括：
高清信号解码模块，用于对输入的高清信号进行解码得到高分辨率的视频图像；
视频图像缩放模块，用于根据接收到的控制指令对所述高分辨率的视频图像进行缩放处理，同时对视频图像的亮度、对比度、色度、饱和度进行调节，得到固定显示格式的视频图像；
视频图像像素采集模块，用于根据像素点采集指令采集所述固定显示格式的视频图像的像素点，得到超过LED显示屏控制器所支持的最大分辨率的视频图像。
8.如权利要求5至7任意一项所述的装置，其特征在于，所述视频图像分割模块和所述控制模块可分别由FPGA芯片实现。
9.如权利要求5至8任意一项所述的装置，其特征在于，所述装置还包括：
控制模块，用于接收输入的工作参数、控制指令、像素点采集指令，再分别向所述视频图像分割模块、视频图像缩放模块和视频图像像素采集模块分别发送工作参数、控制指令和像素点采集指令。
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| PB01 | Publication | ||
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| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20100630 |