CN101706766A

CN101706766A - 一种嵌入式双核互补微处理器的结构方法

Info

Publication number: CN101706766A
Application number: CN200910226663A
Authority: CN
Inventors: 陈书开; 陈罡
Original assignee: Changsha University of Science and Technology
Current assignee: Changsha University of Science and Technology
Priority date: 2009-12-18
Filing date: 2009-12-18
Publication date: 2010-05-12
Anticipated expiration: 2029-12-18
Also published as: CN101706766B

Abstract

本发明提供一种嵌入式双核互补微处理器的组成与结构方法。该双核互补微处理器由两个不同原理、不同结构和不同功能的自适应任意R进制数据处理核(内核I)和二进制数据处理核(内核II)、定时器/计数器I、定时器/计数器II，以及两核公共的程序计数器(PC)、指令分配器(IR)、通用寄存器组、数据交换寄存器组、脉冲源/分频/启停电路、Cache/EPROM、地址总线(AB)、数据总线(DB)、控制总线(CB)等功能部件构成。该双核互补微处理器可实现功能互补，不仅直接可处理二进制数据和二值逻辑，特别是可直接处理任意R进制数据和任意R值逻辑，而且还可直接处理任意模拟信号。有关研究2006年获得湖南省教育厅科研立项(06A003)。

Description

一种嵌入式双核互补微处理器的结构方法

【技术领域】

本发明涉及一种嵌入式双核互补微处理器的组成与结构，更特别是涉及两个不同原理、不同结构、不同功能的自适应处理核(内核I)和二进制处理核(内核II)的指令识别、执行指令的分配以及数据交换的方法。

【背景技术】

现在的一般双核微处理器都是采用原理相同、结构相同、功能相同的二进制运算核构成，主要是为了提高其工作速度。且无论是双核微处理器，还是更多核微处理器，都是采用二进制运算核的同构型微处理器，均只能直接处理二进制数据。而外部输入的却多为非二值码信号，如十进制数据信号和模拟信号等。非二值码信号需要转换为二值码信号后才能由处理器进行处理，经处理器处理后的二值码信号又要转换为符合外部需要的信号输出。这样，信号反复转换需要时间，不仅降低了计算机的工作效率，且有些应用问题使用二值逻辑是不容易解决的。虽然二值逻辑所描述的是一种是非分明的思维活动。但人类在现实世界中的思维活动更多的是要在不确定性模糊信息的环境中做出合理的判断，二值逻辑难以描述和处理现实世界中许多模糊性的对象。为了使计算机能更好地地模仿人类的思维规律进行工作，就必须对计算机理论和结构进行根本改进，模糊逻辑则运用而生。可以说二值逻辑是事物的抽象表达，而模糊逻辑则是事物的直观描述。

人们通常将微型计算机称为电脑。但它的功能与人脑的思维还是相差甚远。人脑分为左脑和右脑，它们主管的功能有区别。左脑的功能是抽象概括思维，而右脑的功能则是感性直观思维。一般说来，现在的电脑只是延伸了人脑的某些抽象概括思维的功能，也就是说现在的计算机只能起到延伸左脑部分功能的作用，而不能直接延伸右脑的部分功能。若要使用现在的计算机来延伸右脑的部分功能，就会感到有些不方便，甚至比较困难或无法实现。就是现有的多核处理器，也只是为了加快二进制数据的处理速度，并未解决可直接处理感性直观性的问题。所以现在的一般计算机还不能直接处理任意格式信息。

如果在一个处理器内包含两个不同原理、不同结构、不同功能的运算核，一个起延伸右脑部分功能的作用；另一个起延伸左脑部分功能的作用。这样就可以实现功能互补，处理器既可发挥左脑的功能，又可发挥右脑的功能。两者协调发挥作用，其功能会更全面，性能更优越。由上述可知，二值处理器可延伸左脑的部分功能，而自适应模糊处理器则可延伸右脑的部分功能。若将这两者有机结合在一起，处理器既可直接处理二进制数据，又可直接处理任意进制数据和直接处理模拟信号。但遗憾的是现在所有的多核微处理器中还没有一种将这两者结合在一起的多核互补微处理器。究其原因是过去没有自适应模糊处理器技术。

不过可喜的是(200910227187.8)已提供了一种嵌入式自适应模糊微处理器的组成与结构方法.该微处理器既可直接对任意R进制数值进行加法运算和减法运算，又可直接对任意R值逻辑进行取大运算、取大非运算、取小运算、取小非运算、阈运算、阈非运算、A非运算、B非运算等多值逻辑运算，还可直接对任意模拟信号进行加减运算和逻辑运算.有了嵌入式自适应模糊微处理器作为基础，就可极大促进嵌入式双核互补微处理器的研究及多核互补微处理器的研究.

【发明内容】

本发明主要目的是为了提供一种嵌入式双核互补微处理器的组成与结构的方法。将两个不同原理、不同机制、不同结构和不同功能的自适应处理核和二进制处理核有机结合在一个处理器之中。不仅可以提高工作速度，更重要的是可以增加许多新的功能，实现功能互补。而一般二进制同构双核处理器只能提高其工作速度，并未增加新的功能。嵌入式双核互补微处理器不仅可处理二进制数据和二值逻辑，特别是可直接处理任意R进制数据和任意R值逻辑，而且还可直接处理任意模拟信号。

本发明提供了嵌入式双核互补微处理器中的指令分配寄存器IR。双内核的工作任务调度由指令分配寄存器IR根据指令识别码，给自适应任意处理核和二进制处理核两个内核分配执行指令的任务。当IR中存放的指令操作码的最高位为I₇＝0时，就将其指令送入内核I的指令寄存器IR I中；当IR中存放的指令操作码的最高位为I₇＝1时，则将其指令送入内核II的指令寄存器IR II中。指令识别码的位数视内核数量而定。

本发明提供了嵌入式双核互补微处理器两个内核之间的信息交换采用数据交换寄存器的方法。两个内核通过数据交换寄存器Rd1、Rd2就可实现相互之间的数据交换。内核II通过Rd1将数据送到内核I的D/A转换器，内核I的A/D输出则通过Rd2将数据送到内核II。

本发明提供了模糊逻辑D型触发器和TD型触发器，以及用来构成D型触发器和TD型触发器所需要的模糊逻辑取大电路、模糊逻辑取小非门电路、模糊逻辑取小非门电路和模糊逻辑正循环门等电路。

本发明的其他益处和更深远的目的，对于该领域的专业技术人员来说也是显而易见的。

【附图说明】

为了更好地理解本发明，提供了本申请的嵌入式双核互补微处理器的结构框图、自适应处理核(内核I)的逻辑结构图和二进制处理核(内核II)的逻辑结构图及它们所包含的各逻辑门的电路原理图，并在具体实施方式中进行了详细的介绍。在附图中：

图1示出根据本发明的嵌入式双核互补微处理器结构框图。

图2示出根据本发明的自适应处理核I(内核I)逻辑结构图。

图3示出根据本发明的二进制数据处理核(内核II)逻辑结构图。

图4示出根据本发明的模糊逻辑触发器逻辑图。

图5示出根据本发明的模糊逻辑取大门电路原理图。

图6示出根据本发明的模糊逻辑取小非门电路原理图。

图7示出根据本发明的适应任意值模糊逻辑正循环门电路原理图。

【具体实施方式】

图1是本发明提供的嵌入式双核互补微处理器结构框图.它由两个不同原理、不同结构和不同功能的自适应任意进制算术逻辑运算器ALU-I、控制器I、定时器/计数器I、模糊触发器FF及控制门组成的自适应处理核(内核I)和二进制算术逻辑运算器ALU-II、控制器II，定时器/计数器II，控制门与通用寄存器组成的二进制处理核(内核II)，以及双核公共的程序计数器(PC)、指令分配器(IR)、数据交换寄存器(Rd1～Rd2)、脉冲源/启停/分频电路、地址总线(AB)、数据总线(DB)、控制总线(CB)、Cache/EPROM等功能部件构成.

上述各功能部件除了内核I中的ALU-1及模糊触发器FF1～FF3和控制门⑤～控制门⑩均由模糊逻辑电路构成以外，其余各功能部件全由二值逻辑电路组成。如控制器I、定时器/计数器I、ALU-II、控制器II、定时器/计数器II、除控制门⑤～控制门⑩以外的其余控制门，以及双核公共的程序计数器(PC)、指令分配器(IR)、数据交换寄存器(Rd1～Rd2)、脉冲源/启停/分频电路、地址总线(AB)、数据总线(DB)、控制总线(CB)、Cache/EPROM等功能部件全由二值逻辑电路组成。这些功能部件可以采用常用的CMOS二值逻辑电路构成。内核I中的ALU-1采用(200910227187.8)提供的自适应任意进制算术逻辑运算器。模糊触发器FF1～FF3和控制门⑤～控制门⑩等功能部件可采用本发明提供的双极型模糊逻辑电路构成，也可以采用(200910227187.8)提供的MOS型模糊逻辑电路构成。控制器I和控制器II两者均可采用微程序控制，也可以采用硬布线控制。

由于本发明的嵌入式双核互补微处理器采用模糊逻辑部件和二值逻辑部件结合构成。所以它的内部允许有四种不同类型的信息进行传输：即任意R进制数字信号、模拟信号、二进制数字信号和控制信号，所有控制信号均为二值信号。凡是模糊逻辑功能部件都允许任意R进制数据信号或模拟信号通过。

图2示出的是自适应处理核I逻辑结构框图。它由自适应任意进制算术逻辑运算器ALU-I、控制器I(包含指令寄存器IR1、指令译码ID1、控存CM1和μIR1)、A/D、D/A、模糊触发器FF(1)～FF(3)、模糊逻辑取大门、控制门、定时器/计数器I等部件组成。图2中的程序计数器(PC)、指令分配器(IR)和通用寄存器组、数据交换寄存器(Rd1、Rd2)属于双核公共部件。内核II将二进制数据分时送入数据交换寄存器Rd1中，Rd1分时输出并经控制门⑤、控制门⑥分别送入模糊触发器FF(1)、FF(2)。模糊触发器FF(1)的输出直接送入ALU-1的进位输入端Co，为ALU-1提供进位Co电平。模糊触发器FF(2)的输出经控制门⑦送到模糊逻辑取大门，然后再送到自适应任意进制算术逻辑运算器ALU-1的A输入端。处理器外部B端的输入直接送到ALU-1的B输入端。ALU-1的输出一路经控制门⑩送到处理器外部输出Fo端，另一路经控制门⑨送入FF(3)，再通过A/D转换成二进制数据送入数据交换寄存器Rd2中，由Rd2送往内核II。

图3示出的是二进制数据处理核(内核II)和公共部件逻辑结构图。内核II由二进制算术逻辑运算器ALU-II、控制器、Ac寄存器、TMP寄存器、通用寄存器组、定时器/计数器等功能部件组成。这些全都为二值逻辑部件。

内核I与内核II的公共部件也全都为二值逻辑部件。包括程序计数器(PC)、指令分配器(IR)、数据交换寄存器、脉冲源和启停节拍电路、地址总线(AB)、数据总线(DB)、控制总线(CB)、Cache/EPROM等功能部件。指令分配器(IR)根据指令识别码(I₇)的状态将要执行的指令分配给内核I中的指令寄存器IR1或分配给内核II中的指令寄存器IR2。用I₇的反码控制通向内核I中的指令寄存器I R1的输入控制门①，用I₇的原码控制通向内核II中的指令寄存器IR2的输入控制门②.

内核I与内核II之间的信息交换通过数据交换寄存器(Rd1、Rd2)进行。内核II将数据分时通过数据交换寄存器(Rd1)送入内核I，但不能反向传送，也就是说内核I不能通过Rd1将数据传送到内核II。内核1只能通过数据交换寄存器Rd2将数据传送到内核II，Rd2也不能反向传送。Rd1、Rd2实际上是两个专用寄存器。

图4示出的是模糊触发器逻辑结构图。可以采用本发明提供的双极型模糊逻辑门电路构成，也可采用(200910227187.8)提供的MOS型模糊逻辑门电路构成。图(a)中的门G1～门G4为模糊逻辑取小非门，组成模糊逻辑同步D触发器。要求其中门门G1和门G2两者性能参数要相同，且要稳定。同步D触发器不具有计数功能。再增加门G5为模糊逻辑非门，门G6为模糊逻辑取大门和门G7为模糊逻辑正循环门，就构成了既具有计数触发器的特征，又具有D触发器特征的TD触发器。图4(b)示出的是主从型模糊TD触发器逻辑结构图。

图5示出的是模糊逻辑取大门电路原理图。该图中由晶体管T1～T4、电阻R1～R4组成输入电路，可实现模糊逻辑取大运算。由晶体管T5～T7、电阻R5、R6组成输出电路。

图6示出的是模糊逻辑取小非门电路原理图。该图中的T1为多发射极晶体管，可实现取小运算。由T2管～T5管组成差分电路。T6管起反馈电阻的作用。由T7管～T9管组成有源负截。从而可实现模糊逻辑取小非运算。

图7示出的是模糊逻辑正循环门电路原理图。由晶体管T1管至T3管组成输入电路，确定电路的阈值。由T4管至T7管组成差分电路，实现加1运算。T8管为反馈电路。由T9管至T11管杨构成有源负载。从而可实现模糊逻辑运算。

上述实施例仅仅是示例性并不对本发明构成限制。正如权利要求书中提出的，所有替代方式都被包含在本发明的范畴内。

Claims

1.一种嵌入式双核互补微处理器，其特征包括：

该嵌入式双核互补微处理器的结构。它由两个不同原理、不同结构、不同机制、不同功能的自适应任意R进制数据处理核(内核I)和二进制数据处理核(内核II)，定时器/计数器I、定时器/计数器II，以及两核公共的程序计数器(PC)、指令分配器(IR)、通用寄存器组、数据交换寄存器组、脉冲源/启停/分频电路、Cache/EPROM、地址总线(AB)、数据总线(DB)、控制总线(CB)等功能部件组成。

该嵌入式双核互补微处理器的指令分配器(IR)。它负责向内核I和内核II分配要执行的指令。指令系统的全部指令均采用单字节指令，即：I₇I₆I₅I₄I₃I₂I₁I₀。并确定其中一位或多位作为指令识别码。指令识别码的位数视内核数量而定。如确定每条指令码的I₇位为指令识别码，当I₇＝0时，表示该指令为内核I的指令；当I₇＝1时，表示该指令为内核II的指令。指令分配器(IR)根据指令识别码(I₇)的状态将要执行的指令分配给内核I或内核II。指令通过输入控制门④送入指令分配器(IR)中。指令分配器(IR)的输出分两路，一路通过控制门①与内核I中的IR1相连接，另一路通过控制门②与内核II中的IR2相连接，这两个控制门均由指令识别码控制，不同的是指令分配器(IR)与内核I中IR1之间的控制门由指令识别码的反码控制，而指令分配器(IR)与内核II中的IR2之间的控制门则由指令识别码的原码控制。

该嵌入式双核互补微处理器的数据交换寄存器(如Rd1、Rd2)，均为8位二值寄存器。内核II将要传送给内核I的数据分时输入Rd1寄存器中，Rd1的输出连接内核I中的D/A输入端。内核I将传送给内核II的数据需先经A/D转换后再输入Rd2寄存器中，由Rd2送至内核II。内核I和内核II通过这两个专用寄存器进行数据交换。若内核数量增多，数据交换寄存器的数量也随之增多。

2.根据权利要求1所述的自适应任意R进制数据处理核(简称自适应处理核，或内核I)。它由1位自适应算术逻辑运算器(ALU-1)、模糊逻辑取大门、D/A、A/D、模糊逻辑触发器(FF1～FF3)、程序状态寄存器(PSW)、16位定时器/计数器I、控制器I和控制门等组成。控制器I的指令寄存器IR1中的指令码来自指令分配器(IR)。

自适应处理核的A₀和B₀为任意进制数据(或模拟信号)的两个输入端。由B₀端输入的数据直接送到ALU-1的B端。由A₀端输入的数据则通过控制门⑧送到模糊逻辑取大门的一个输入端，模糊逻辑取大门的另一个输入端通过控制门⑦与模糊逻辑触发器FF2的输出端连接。模糊逻辑取大门的输出连接ALU-1的A输入端。D/A的输出端通过控制门⑤、⑥分别连接模糊逻辑触发器FF1、FF2的输入端。触发器FF1的输出端连接ALU-1的进位输入端C_i，为进位C_i端提供合适的电位。ALU-1的输出一路通过控制门⑩送到F₀输出端，另一路通过控制门⑨送到模糊触发器FF3的输入端，FF3的输出经过A/D转换送入二值寄存器Rd2。程序状态寄存器(PSW)的输入连接ALU-1的输出，程序状态寄存器(PSW)的输出连接控制器中的控制信号形成部件。

3.根据权利要求1所述的二进制数据处理核(内核II)。它由8位二进制算术逻辑运算器ALU-2、累加器AC、暂存器TMP、状态寄存器PSW、通用寄存器组、16位定时器/计数器II、控制器II和控制门等组成。控制器II的指令寄存器IR II中的指令码来自指令分配器(IR)。这些全为二值逻辑功能部件。可采用本发明提供的二值CTL(Complementary Transistor Lo，即互补晶体管逻辑)CTL或非门、CTL与或非门、与非门、CTL三态与非门.ALTL(Active load TransistorLo，即有源负载晶体管逻辑)异或门和ALTL同或门等基本门电路组成，也可采用常用的二值MOS电路或CMOS电路组成。

4.根据权利要求2所述的模糊触发器FF1～FF3。它们可以采用模糊逻辑同步D触发器，该触发器由模糊逻辑取小非门G1～门G4构成，时钟CP脉冲送到门G3、门G4的一个输入端，门G3有个输入端作为D输入端，复位R_D非连接到门G2和门G3的另一个输入端，门G3的输出送到门G1的输入，门G4的输出送到门G2的输入，门G1的输出为触发器的Q端，并连接门G2的一个输入端，门G2的输出为触发器的Q非端，并连接门G1的一个输入端。

FF1～FF3也可以采用模糊逻辑主从型TD触发器，该触发器是由模糊逻辑同步D触发器和模糊逻辑计数TD触发器加一个模糊逻辑非门构成的计数型D触发器。模糊逻辑计数TD触发器在模糊逻辑同步D触发器的基础上增加模糊逻辑非门G5、模糊逻辑取大门G6和模糊逻辑正循环门G7组成，保持模糊逻辑同步D触发器的结构和时钟CP输入端，门G3的D输入端连接门G5的输入端作为触发器D输入端，门G5的输出连接门G4的另一个输入端，触发器T输入端连接门G6的一个输入端，触发器的Q输出端连接到门G7的输入端，门G7的输出连接门G6的另一个输入端，门G6的输出连接门G3的另一个输入端。

5.根据权利要求4所述的模糊逻辑取大门。它由5个NPN型晶体管T1～T4管、T7管、2个PNP型晶体管T5管、T6管和6个电阻R1～R6构成。取大门V_A输入端连接T1管的发射极，T1管的基极通过电阻R1连接电源Vcc，T1管的集电极连接T1管的基极和T4管的基极。取大门V_B输入端连接T2管的发射极，T2管的基极通过电阻R2连接电源Vcc，T2管的集电极连接T2管的基极和T3管的基极。T3管、T4管的集电极相连并通过电阻R3连接电源Vcc，T3管、T4管的发射极与电阻R4、T5的基极连接在一起，并通过R4接地。T5管的发射极与R5、T6管的基极连接在一起，并通过R5连接电源Vcc。T6管的发射极连接电源Vcc。T5管的集电极与R6、T7管的基极连接在一起，并通过R6连接地。T7管的发射极接地，T6管和T7管的集电极连接在一起作为模糊逻辑取大门的输出端V_F。从而可实现模糊逻辑取大门逻辑运算，即V_F＝(V_A+V_B)。

若将T1管的发射极和T2管的发射极均改为两个以上发射极，就可以构成模糊逻辑与或门，实现模糊逻辑与或运算，即V_F＝((V_A·V_B)+(V_C·V_D))。

6.根据权利要求4所述的模糊逻辑取小非门，它由多发射极输入晶体管T1、差分电路、有源负载和一些电阻构成。T1管的多个发射极为取小非门的各输入端，如V_A、V_A等，T1管的集电极连接差分电路的输入端，差分电路的输出连接有源负载的输入端，取小非门从有源负载输出V_F。从而可实现(V_A·V_B)非取小非逻辑运算。

7.根据权利要求4所述的适应任意值模糊逻辑正循环门，它由输入电路、差分电路和有源负载组成。输入电路由晶体管T1管、T2管和T3管及电阻R1～R6组成。T1管的基极和电阻连接在一起作为R2正循环门的V_A输入端，正循环门的V_B输入端连接电阻R1。V_A和V_B为相加两数的输入端，并通过R1和R2连接差分电路的T4管基极，差分电路由T4管至T7管构成.T8管为反馈电路.差分电路的输出连接有源负载的输入端.有源负载由T9管、T10管和电阻R8组成.T11管为输出管.T1管的发电极一方面通过电阻R3接电源Vcc，另一方面通过R5接地，构成阈值电路.T1管的集电极连接T2管的基极和电阻R4，并通过R4连接电源Vcc.T2管的发射极连接电源Vcc，T2管的集电极连接T3管的基极和电阻R6，并通过R6接地.T3管的集电极与有源负载的T10管、T11管集电极及电阻R9连接在一起作为正循环门的输出端V_F。并通过电阻R9与差分电路中的T5管基极和电阻R7相连接，再通过R7接地。T3管的发射极接地。T5管、T7管的集电极相连作为差分电路的输出端连接到T11管的基极。T11管的发射极接地。从而可实现适应任意值模糊逻辑正循环运算。