CN101702709A - 一种适用于mips处理器的aes加密单元 - Google Patents

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Abstract

本发明属于集成电路设计技术领域，具体为一种适用于MIPS处理器的AES加密单元。该AES加密单元由5个多路选择器、字节替换单元、异或单元、列混合单元和寄存器组成。该AES加密单元执行密钥长度为128位，内部的字节替换模块采用了有限域运算的方式实现，减小了芯片的面积。同时采用2级流水线结构，提高了加密速度，一次AES加/解密运算的时间为3.78ms，吞吐率达到33.9Mbps。

Description

一种适用于MIPS处理器的AES加密单元
技术领域
本发明属于集成电路设计技术领域，具体涉及一种适用于MIPS处理器的AES加密单元电路。
背景技术
在当代，随着信息化的不断深入，越来越多的信息将暴露在公开的媒介中。为了保护那些敏感信息，各种密码算法被应用到无线网络通信领域中。然而，通信设备尤其是便携式设备相对有限的处理能力已无法满足日益增大的数据量的需求。专用集成电路(ASIC)的解决方案可以满足速度上的要求，但是这种方案缺乏灵活性和可配置性。而通用处理器具有很好的灵活性，但速度较慢。一种折中的方案可以很好的处理这个问题，那就是在通用处理器中添加能够高效处理密码学运算的专用单元。这种集成了专用加密功能单元的可编程处理器可以很好的应付高强度的密码学运算。
分组密码一直是密码学中重要的加密技术，被广泛的应用在数据的加密传输和加密储存上，它在很多的密码系统中都处于核心地位。于2001年被美国国家标准和技术协会NIST定为美国政府新的加密标准的AES(Advanced Encryption Standard)算法是一种常见的分组密码算法，其应用场合见于诸多安全领域。AES是以块为单位对数据进行操作。AES算法允许的数据块和密钥块的长度为128，192或256位，在AES标准算法中采用的数据块长度为128位，密钥长度可为128，192或256位。
发明内容
本发明的目的是提出一种适用于MIPS处理器的AES加密单元，能集成于MIPS处理器中，加速AES算法的计算，同时显著地降低硬件成本。
本发明提出的适用于MIPS处理器的AES加密单元执行密钥长度为128位，一次AES运算的时间为3.78ms，吞吐率达到33.9MHz。如采用中芯国际(SMIC)0.13μm标准CMOS工艺进行逻辑综合，最高时钟频率可达到125MHz，核心电路等效门为18K。
AES算法是一种迭代的算法，每一次迭代可以称为一轮(Round)，本发明中的专用加密功能单元所采用的数据块长度是实际应用中最常见的128位，其加密轮数为10。AES算法的加密流程如附图5所示，其主要运算包括行变换(ShiftRow)、字节替换(SubByte)和列混合(MixColumn)运算。第1至9轮需要顺次经过这三种变换运算，而最后一轮不需要进行列混合变换。AES解密流程则是加密过程的完全逆过程，即第1轮只进行逆行变换和逆字节替换，第2至10轮每轮都要顺次经过逆列混合运算、逆行变换和逆字节替换，如附图6所示。
下面分别阐述以上几个基本操作步骤的硬件实现方式：
行变换就是将128位输入数据的位置以某种规律进行重新排布以组成一个新的128位数据，这在硬件电路中就是用简单的硬连线实现的；
字节替换单元的实现方法一般有两种，一是查找表，二是有限域运算。为了减小硬件实现面积，本发明字节替换单元采用了有限域计算的方法来实现。即将原本在GF(28)域的求逆计算，转换到GF(24)域实现。由于GF(24)域的运算相对简单，就可以快速而有效的进行GF(28)域上的求逆运算。
本发明中的字节替换单元既可以进行字节替换运算，也可以进行逆字节替换运算，由2个多路选择器来控制其工作模式，整个字节替换模块的面积仅为11K等效门。字节替换模块的结构如附图2所示，它由映射单元11，逆仿射及映射单元12，第六和第七多选器13、17，GF(24)2域上求逆单元14，逆映射单元15，逆映射及仿射单元16组成，其中：
映射单元11，将GF(28)域上的8位输入数据映射到复合域GF(24)2上，输出送入第六多路选择器13；
逆仿射及映射单元12，它将逆仿射矩阵和映射矩阵合并，在解密时将输入的8位输入数据进行逆仿射运算并且映射到复合域GF(24)2上，输出结果送入第六多路选择器13；
第六多路选择器13，它的输入为逆仿射及映射单元12的输出和映射单元11的输出，控制信号为模式信号(AES加密、AES解密)，根据模式信号选择相应的输入作为输出结果送入GF(24)2域上求逆单元14，具体说来加密时选择映射单元的输出，解密时选择逆仿射及映射单元的输出；
GF(24)2域上求逆单元14，它将输入的数据在GF(24)2域上求逆，并将输出结果送入逆映射单元15和逆映射及仿射单元16中。
逆映射单元15，它将复合域GF(24)2上的输入数据变换成GF(28)域上的数据，结果送入第七多选器17；
逆映射及仿射单元16，它将复合域GF(24)2上的输入数据变换成GF(28)域上的数据并且将其进行仿射运算，输出结果送入第七多路选择器17中；
第七多路选择器17，它的输入为逆映射单元的输出和逆映射及仿射单元的输出，控制信号为模式信号，根据模式信号选择相应的输入作为输出结果，具体说来加密时选择逆映射及仿射单元的输出，解密时选择逆映射单元的输出。
列混合运算在加密和解密时所乘的矩阵是不同的，如果分别用两块硬件来实现，那么将提高该模块总体的硬件成本。为此，本发明将解密时所乘矩阵拆分两个矩阵的乘积，如下式所示，其中式子右面的第一个矩阵恰好是加密时所乘的矩阵。这样解密时的列混合运算就可以拆分为加密时的列混合运算和预处理运算两个部分。
Figure G2009101983146D0000031
基于以上原理，本发明中的列混合单元由第八多路选择器18，列混合矩阵单元19和预处理单元20组成，其中：
第八多路选择器18，它的输入为32位的输入数据和预处理单元20的输出，控制信号为模式信号，具体来说，加密时选择32位的输入数据，解密时选择预处理单元20的输出作为输出结果送入列混合矩阵单元；
列混合矩阵单元19，它将输入数据进行列混合运算，输出作为最后的结果；
预处理单元20，它的输入为32位的输入数据，经过预处理运算后将结果送入第八多路选择器18。
本发明中的AES专用加密单元采用两级流水线结构，如附图1所示该单元由第一、第二、第三、第四和第五多选器1、3、6、8、10，字节替换单元2，第一和第二64位寄存器4、9，异或单元5，列混合单元7组成，其中：
第一多路选择器1，输入为明文与轮密钥异或的128位输出和第一64位寄存器4的输出，根据控制信号(AES加密、AES解密和运算开始信号)，选择64位输出到字节替换单元；
字节替换单元2，它将第一多路选择器1的输出在有限域上进行字节替换，将替换后的结果输出到第二多路选择器3、第四多路选择器8和第五多路选择器10；
第二多路选择器3，输入为字节替换单元2的64位输出和列混合单元7的64位输出，选择控制信号为模式信号(AES加密、AES解密)。根据模式信号，加密运算则将字节替换单元2的输出结果输入到第一64位寄存器4；解密运算则将列混合单元7的输出结果输入到第一64位寄存器4中；
第一64位寄存器4，输入为第二多路选择器3的输出，它将这一结果挡一拍时钟再输出到第一多路选择器1和第三多路选择器6，以减小关键路径延时；
异或单元5，将明文和轮密钥异或；
第三多路选择器6，输入为明文与轮密钥异或的128位输出和第一64位寄存器的输出，选择控制信号为模式信号(AES加密、AES解密信号)和运算开始信号，选择64位输出到列混合单元；
列混合单元7，它将第三多路选择器的输出结果进行列混合运算，运算结果送入第二多路选择器、第四多路选择器和第五多路选择器；
第四多路选择器8，输入为字节替换单元的输出和列混合单元的输出，控制信号为模式信号，加密则将列混合单元的结果送入第二64位寄存器，解密则将字节替换单元的结果送入第二64位寄存器；
第二64位寄存器9，它将每轮中第一个64位的加密结果储存，使能信号为运算开始信号存储两个时钟周期后的脉冲信号；
第五多路选择器10，输入为字节替换单元的64位输出、列混合单元的64位输出、明文与轮密钥异或的128位输出和第二64位寄存器的锁存结果，控制信号为模式信号和异或判断信号，异或则直接选择明文与轮密钥的异或结果作为最后输出，加密则选择列混合单元的输出和第二64位寄存器的锁存结果作为最后的输出，解密则选择字节替换单元的输出和第二64位寄存器的锁存结果作为最后的输出。
本发明中AES加密单元由第一64位寄存器将整个AES加密单元分为两级，AES加密单元内部数据以64位为基准，由5个多路选择器(MUX)根据模式控制信号来控制数据在AES加密单元内的流动。选择2级流水线结构是在芯片面积与速度间的一种折中。
由于字节替换单元的面积占据了整个AES加密单元面积中的大部分，因此根据本发明中的字节替换单元应当具有较小的面积，并且即可以进行字节替换运算又可以进行逆字节替换运算。本发明中的字节替换单元采用了有限域计算的方法来实现，由2个多路选择器来控制单元的工作方式，这样整个字节替换单元只需要约1000等效门，大大降低了芯片的面积。
AES单元中的列混合单元也应当具有比较小的芯片面积，并且即可以进行列混合运算，也可以进行逆列混合运算。本发明中的列混合单元将逆列混合运算拆分为预处理运算和列混合运算两部分，即在逆列混合运算时复用了列混合运算的模块，有效降低了硬件成本。
附图说明
图1AES加密单元中字节替换单元结构图。
图2AES加密单元中列混合单元结构图。
图3AES加密单元结构图。
图4AES加密单元在MIPS处理器中集成方法示意图。
图5AES加密流程图。
图6AES解密流程图。
图中标号：1为第一多选器，2为字节替换单元，3为第二多选器，4为第一64位寄存器，5为异或门，6为第三多选器，7为列混合单元，8为第四多选器，9为第二64位寄存器，10为第五多选器，11为映射单元，12为逆仿射及映射单元，13为第六多选器，14为GF(24)2域上求逆单元，15为逆映射单元，16为逆映射及仿射单元，17为第七多选器，18为第八多选器，19为列混合矩阵单元，20为预处理单元，21为数据存储器，22为数据缓存，23为第九多选器，24为第一寄存器，25为意外控制单元，26为算术逻辑单元，27为译码单元，28为取指单元，29为指令缓存，30为指令存储器，31为第二寄存器，32为AES加密单元。
具体实施方式
本发明中AES专用加密模块在MIPS处理器中集成方法如附图4所示，下面结合其他几个附图进一步描述本发明。
本发明具有2种工作模式：AES加密和AES解密。因此，本发明在MIPS处理器中引入4条专用指令，分别是：AES_ld，AES_st，AES_start和AES_st_last。这四条指令都为原MIPS指令集中所保留而未使用的指令，它们的指令编码分别为：
AES_ld：     111100xx_xxxxxxxx_xxxxxxxx_xxxxxxxx
AES_st：     111101xx_xxxxxxxx_xxxxxxxx_xxxxxxxx
AES_st_last：111111xx_xxxxxxxx_xxxxxxxx_xxxxxxxx
AES_start：  111110xx_xxxxxxxx_xxxxxxxx_xxxxxxxx
其中：
AES_ld指令将数据和轮密钥按顺序从数据存储器21中通过数据缓存22和多选器23送入寄存器31中。
AES_start通过译码单元27指令给出start脉冲信号，送到AES加密单元，使得AES加密单元开始工作，同时指令的最后三位给出AES加密单元的工作模式，具体来说：
100：AES加密操作；
101：AES第10轮加密；
000：AES解密操作；
001：AES第1轮解密；
x1x：异或运算；
在start脉冲信号进入AES单元之后，AES单元中的五个多路选择器根据工作模式对数据进行选择。
当进行AES加密操作时，AES_start指令的最后3位为100。128位明文先与轮密钥进行异或运算，之后第一多路选择器1选择出64位数据(行变换在这一步完成)送人字节替换模块2，之后第二多路选择器3将字节替换单元2的结果送到64位寄存器4中，记这一结果为state1。一个周期之后start脉冲消失，这时第一选择器1选择另外64位数据，并将其送入字节替换单元，之后第二多路选择器3将选择字节替换的结果送入64位寄存器4中，记这一结果为state2；与此同时，state1在时钟上升沿之后被送入第三多路选择器6，选择器将state1送入列混合模块中进行列混合运算，之后由第四多路选择器将列混合运算后的结果送入第二64位寄存器9中进行锁存，此时start_reg信号为低电平有效信号。再一个时钟周期后，state2也将通过64位寄存器被第三多路选择器6送入列混合模块中进行列混合运算，结果送入第五多路选择器10，同时64位寄存器9也将上一周期的列混合运算结果送入第五多路选择器10，第五多路选择器将这两个结果以字节为单位重新排布为一个128位的数据后送到输出，即为本轮最后的加密结果。如果是最后一轮加密操作，即AES_start指令的后三位是101，那么列混合模块将让输入数据直接穿过至输出，而不进行列混合运算。
对于AES解密操作，AES_start指令的最后3位为000。128位明文先与轮密钥进行异或运算，之后第三多路选择器6选择出64位数据(行变换在这一步完成)送入列混合模块7，之后第二多路选择器3将列混合模块7的结果送到64位寄存器4中，记这一结果为state3。一个周期之后start脉冲消失，这时第三多路选择器6选择另外64位数据，并将其送入列混合模块7，之后第二多路选择器3将选择列混合的结果送入第一64位寄存器4中，记这一结果为state4；与此同时，state3在时钟上升沿之后被送入第一多路选择器1，选择器将state3送入字节替换模块2中进行逆字节替换操作，之后由第四多路选择器8将逆字节替换后的结果送入第二64位寄存器9中进行锁存，此时start_reg信号为低电平有效信号。再一个时钟周期后，state2也将通过64位寄存器被第一路选择器1入字节替换模块中进行运算，结果送入第五多路选择器10，同时第二64位寄存器9也将上一周期的逆字节替换运算结果送入第五多路选择器10，第五多路选择器将这两个结果以字节为单位重新排布为一个128位的数据后送到输出，即为本轮最后的解密结果。如果是第一轮解密操作，即AES_start指令的后三位是001，那么列选择模块将让输入数据直接穿过至输出，而不进行列混合运算。
当只进行密钥与数据的异或运算，即AES_start的倒数第二位为1时，第五多路选择器将异或门5的输出直接送到模块的输出。
AES加密单元每一轮产生的加解密结果都以word为单位由AES_st和AES_st_last指令分四次送回到数据存储器21中，其中AES_st_last指令为最后一次存储操作，它将产生一个脉冲信号将AES加解密模块内的一些寄存器状态位清0。

Claims (4)

1.一种适用于MIPS处理器的AES加密单元，能够完成AES加/解密运算，米用2级流水线结构，其特征在于由第一、第二、第三、第四和第五多选器(1、3、6、8、10)，字节替换单元(2)，第一和第二64位寄存器(4、9)，异或单元(5)，列混合单元(7)组成，其中：
第一多路选择器(1)，输入为明文与轮密钥异或的128位输出和第一64位寄存器(4)的输出，根据控制信号，选择64位输出到字节替换单元；
字节替换单元(2)，它将第一多路选择器(1)的输出在有限域上进行字节替换，将替换后的结果输出到第二多路选择器(3)、第四多路选择器(8)和第五多路选择器(10)；
第二多路选择器(3)，输入为字节替换单元(2)的64位输出和列混合单元(7)的64位输出，选择控制信号为模式信号；根据模式信号，加密运算则将字节替换单元(2)的输出结果输入到第一64位寄存器(4)；解密运算则将列混合单元(7)的输出结果输入到第一64位寄存器(4)中；
第一64位寄存器(4)，输入为第二多路选择器(3)的输出，它将这一结果挡一拍时钟再输出到第一多路选择器(1)和第三多路选择器(6)，以减小关键路径延时；
异或单元(5)，将明文和轮密钥异或；
第三多路选择器(6)，输入为明文与轮密钥异或的128位输出和第一64位寄存器的输出，选择控制信号为模式信号和运算开始信号，选择64位输出到列混合单元；
列混合单元(7)，它将第三多路选择器的输出结果进行列混合运算，运算结果送入第二多路选择器、第四多路选择器和第五多路选择器；
第四多路选择器(8)，输入为字节替换单元的输出和列混合单元的输出，控制信号为模式信号，加密则将列混合单元的结果送入第二64位寄存器，解密则将字节替换单元的结果送入第二64位寄存器；
第二64位寄存器(9)，它将每轮中第一个64位的加密结果储存，使能信号为运算开始信号存储两个时钟周期后的脉冲信号；
第五多路选择器(10)，输入为字节替换单元的64位输出、列混合单元的64位输出、明文与轮密钥异或的128位输出和第二64位寄存器的锁存结果，控制信号为模式信号和异或判断信号，异或则直接选择明文与轮密钥的异或结果作为最后输出，加密则选择列混合单元的输出和第二64位寄存器的锁存结果作为最后的输出，解密则选择字节替换单元的输出和第二64位寄存器的锁存结果作为最后的输出。
2.根据权利要求1所述的适用于MIPS处理器的AES加密单元，其特征在于所述的字迹替换单元由映射单元(11)，逆仿射及映射单元(12)，第六和第七多选器(13、17)，GF(24)2域上求逆单元(14)，逆映射单元(15)，逆映射及仿射单元(16)组成，其中：
映射单元(11)，将GF(28)域上的8位输入数据映射到复合域GF(24)2上，输出送入第六多路选择器(13)；
逆仿射及映射单元(12)，它将逆仿射矩阵和映射矩阵合并，在解密时将输入的8位输入数据进行逆仿射运算并且映射到复合域GF(24)2上，输出结果送入第六多路选择器(13)；
第六多路选择器(13)，它的输入为逆仿射及映射单元(12)的输出和映射单元(11)的输出，控制信号为模式信号，根据模式信号选择相应的输入作为输出结果送入GF(24)2域上求逆单元(14)，其中，加密时选择映射单元的输出，解密时选择逆仿射及映射单元的输出；
GF(24)2域上求逆单元(14)，它将输入的数据在GF(24)2域上求逆，并将输出结果送入逆映射单元(15)和逆映射及仿射单元(16)中；
逆映射单元(15)，它将复合域GF(24)2上的输入数据变换成GF(28)域上的数据，结果送入第七多选器(17)；
逆映射及仿射单元(16)，它将复合域GF(24)2上的输入数据变换成GF(28)域上的数据并且将其进行仿射运算，输出结果送入第七多路选择器(17)中；
第七多路选择器(17)，它的输入为逆映射单元的输出和逆映射及仿射单元的输出，控制信号为模式信号，根据模式信号选择相应的输入作为输出结果，其中，加密时选择逆映射及仿射单元的输出，解密时选择逆映射单元的输出。
3.根据权利要求1所述的适用于MIPS处理器的AES加密单元，其特征在于所述的列混合单元单元由第八多路选择器(18)，列混合矩阵单元(19)和预处理单元(20)组成，其中：
第八多路选择器(18)，它的输入为32位的输入数据和预处理单元(20)的输出，控制信号为模式信号，其中，加密时选择32位的输入数据，解密时选择预处理单元(20)的输出作为输出结果送入列混合矩阵单元；
列混合矩阵单元(19)，它将输入数据进行列混合运算，输出作为最后的结果；
预处理单元(20)，它的输入为32位的输入数据，经过预处理运算后将结果送入第八多路选择器(18)。
4.根据权利要求1所述的适用于MIPS处理器的AES加密单元，其特征在于对应于所述AES加密单元的两种工作模式：AES加密和AES解密，在所述MIPS处理器中引入4条专用指令：AES_ld，AES_st，AES_start和AES_st_last；
其中：
AES_ld指令将数据和轮密钥按顺序从数据存储器(21)中通过数据缓存(22)和多选器(23)送入寄存器(31)中；
AES_start通过译码单元(27)指令给出start脉冲信号，送到AES加密单元，使得AES加密单元开始工作，同时指令的最后三位给出AES加密单元的工作模式，其中：
100：AES加密操作；
101：AES第10轮加密；
000：AES解密操作；
001：AES第1轮解密；
x1x：异或运算；
AES加密单元每一轮产生的加解密结果以word为单位由AES_st和AES_st_last指令分四次送回到数据存储器(21)中，其中AES_st_last指令为最后一次存储操作，它将产生一个脉冲信号将AES加解密模块内的一些寄存器状态位清0。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102081514A (zh) * 2011-01-24 2011-06-01 山东大学 AES加密算法中Sbox生成指令优化方法及其指令集处理器
CN102081513A (zh) * 2011-01-24 2011-06-01 山东大学 Aes加密算法中列混淆过程指令优化方法及其指令集处理器
CN102221990A (zh) * 2011-05-26 2011-10-19 山东大学 针对aes对称加密算法的指令优化方法及其处理器
CN102411683A (zh) * 2011-08-15 2012-04-11 复旦大学 一种适用于嵌入式系统的基于高速缓存的aes加速器
CN104639314A (zh) * 2014-12-31 2015-05-20 深圳先进技术研究院 基于aes加密/解密算法的装置和流水控制方法
CN104683097A (zh) * 2015-03-04 2015-06-03 深圳中科讯联科技有限公司 一种轮密钥动态生成对称密码的电路及方法
CN105376052A (zh) * 2014-08-19 2016-03-02 罗伯特·博世有限公司 对称迭代块编码方法和相应设备
CN106685637A (zh) * 2015-11-07 2017-05-17 上海复旦微电子集团股份有限公司 加/解密电路
CN107612684A (zh) * 2017-10-20 2018-01-19 中博龙辉（北京）信息技术股份有限公司 基于国产化处理器平台专有指令集的数据对称加密方法
CN110020556A (zh) * 2018-01-10 2019-07-16 力旺电子股份有限公司 使用物理不可复制技术的纠缠与取回系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030016326A1 (en) * 2000-12-07 2003-01-23 Kazuya Hashimoto Liquid crystal display device having an auxiliary wiring
WO2004002057A2 (en) * 2002-06-25 2003-12-31 Koninklijke Philips Electronics N.V. Round key generation for aes rijndael block cipher
CN101196965A (zh) * 2006-12-07 2008-06-11 上海安创信息科技有限公司 防攻击高级加密标准的加密芯片的算法
CN101350714A (zh) * 2007-03-30 2009-01-21 英特尔公司 采用混合rijndael s-box的有效高级加密标准数据路径

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030016326A1 (en) * 2000-12-07 2003-01-23 Kazuya Hashimoto Liquid crystal display device having an auxiliary wiring
WO2004002057A2 (en) * 2002-06-25 2003-12-31 Koninklijke Philips Electronics N.V. Round key generation for aes rijndael block cipher
CN101196965A (zh) * 2006-12-07 2008-06-11 上海安创信息科技有限公司 防攻击高级加密标准的加密芯片的算法
CN101350714A (zh) * 2007-03-30 2009-01-21 英特尔公司 采用混合rijndael s-box的有效高级加密标准数据路径

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JIA ZHAO, JUN HAN, XIAOYANG ZENG, LIANG LI, YUNSONG DENG: "Differential Power Analysis and Differential Fault", 《IEEE》 *
WEIWEI YAN, KAIDI YOU, JUN HAN，XIAOYANG ZENG: "Low-Cost Reconfigurable VLSI Implementation of", 《IEEE》 *

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102081513A (zh) * 2011-01-24 2011-06-01 山东大学 Aes加密算法中列混淆过程指令优化方法及其指令集处理器
CN102081514B (zh) * 2011-01-24 2014-07-23 山东大学 AES加密算法中Sbox生成指令优化方法及其指令集处理器
CN102081513B (zh) * 2011-01-24 2014-07-23 山东大学 Aes加密算法中列混淆过程指令优化方法及其指令集处理器
CN102081514A (zh) * 2011-01-24 2011-06-01 山东大学 AES加密算法中Sbox生成指令优化方法及其指令集处理器
CN102221990A (zh) * 2011-05-26 2011-10-19 山东大学 针对aes对称加密算法的指令优化方法及其处理器
CN102221990B (zh) * 2011-05-26 2014-01-22 山东大学 针对aes对称加密算法的指令优化方法及其处理器
CN102411683A (zh) * 2011-08-15 2012-04-11 复旦大学 一种适用于嵌入式系统的基于高速缓存的aes加速器
CN102411683B (zh) * 2011-08-15 2014-04-02 复旦大学 一种适用于嵌入式系统的基于高速缓存的aes加速器
CN105376052A (zh) * 2014-08-19 2016-03-02 罗伯特·博世有限公司 对称迭代块编码方法和相应设备
CN104639314A (zh) * 2014-12-31 2015-05-20 深圳先进技术研究院 基于aes加密/解密算法的装置和流水控制方法
CN104683097A (zh) * 2015-03-04 2015-06-03 深圳中科讯联科技有限公司 一种轮密钥动态生成对称密码的电路及方法
CN104683097B (zh) * 2015-03-04 2018-12-14 深圳中科讯联科技有限公司 一种轮密钥动态生成对称密码的电路及方法
CN106685637A (zh) * 2015-11-07 2017-05-17 上海复旦微电子集团股份有限公司 加/解密电路
CN106685637B (zh) * 2015-11-07 2019-05-28 上海复旦微电子集团股份有限公司 加/解密电路
CN107612684A (zh) * 2017-10-20 2018-01-19 中博龙辉（北京）信息技术股份有限公司 基于国产化处理器平台专有指令集的数据对称加密方法
CN110020556A (zh) * 2018-01-10 2019-07-16 力旺电子股份有限公司 使用物理不可复制技术的纠缠与取回系统

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