CN101655576B - 一种soi基三维楔形耦合器集成衬底结构的制备方法 - Google Patents
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Abstract
本发明提供制备SOI基三维楔形耦合器集成衬底结构的方法，其特征在于采用硅微机械加工技术实现，所涉及的初始加工材料为SOI材料，利用硅材料不同晶面的选择性腐蚀特性，采用各向异性腐蚀、键合、光刻、干法刻蚀等微电子相关工艺得到在水平和垂直方向分别做线性变化的SOI基三维楔形耦合器集成衬底结构，且与该耦合器输出波导连接的微纳尺寸器件区域具有良好的表面质量，在有效提高通用光纤与小尺寸平面波导等光子学器件耦合效率的同时，也提供了良好的维纳尺寸光子学器件制备集成衬底结构，是制备高质量、高敏感度小尺寸光子学器件的保证，具有很强的实用性。
Description
技术领域
本发明涉及一种基于硅微机械加工技术的、SOI(Silicon on Insulator，绝缘体上硅)基三维楔形耦合器集成衬底结构的制备方法，属于光电子技术领域。
背景技术
20世纪60年代以来，光电子集成获得了长足的发展。集成电路发展的主流趋势就是集成系统的小型化。在用于通信波段的众多波导材料中，SOI材料特有的三明治结构在光电子器件的制备上有着得天独厚的优势，硅和二氧化硅材料的折射率分别为3.45和1.4，高对比的折射率大大提高了光信号在SOI基光电子器件中的传输效率，而SiO2材料的折射率与空气(折射率为1)极为相近，即使没有表面覆盖层，SOI基光电子器件仍具有很好的对称环境，很大程度的简化了大部分光电子集成器件的制作工艺。除此之外，SOI材料还有着无与伦比的成本优势、工艺成熟性、与IC工艺兼容等特点，成为最有竞争力的实现光学集成和光电子集成的候选材料。
长期以来，SOI亚微米器件并没有大规模的应用于实际通信系统。一个很重要的原因是由于单模传输波导中的模斑尺寸小于1μm，而普通单模光纤中的模斑尺寸为8-10μm，由于二者之间模斑尺寸及有效折射率失配，光从光纤进入这种小尺寸的波导通常会带来很大的损耗。所以在集成光电子学领域，小尺寸光电子器件与光纤之间的耦合问题是一个长期具有挑战性的课题。
自20世纪60年代光电子研究开始，基于损耗分析，为了降低光纤和波导以及光纤和光子晶体之间的模式失配和有效折射率失配，国内外研究人员已经提出了许多耦合方法。在集成电路中，通常采用楔形结构作为耦合器来跟外界的元件连接。楔形耦合器的功能就是把光纤中的模式转化为波导中的模式。正向楔形结构是最直观的一种结构，与光纤连接的一端扩展为光纤尺寸大小，与小尺寸光电子器件连接的一端拉成楔形，一般包括二维楔形耦合器和三维楔形耦合器两种结构。其中，二维楔形耦合器结构较简单，研究较成熟，目前已通过对边界曲线形状和耦合长度的控制实现了较高的耦合效率。然而，由于在垂直方向的尺寸限制，其模场分布一般为扁平的椭圆形，与通用光纤的圆形高斯模场分布严重失配，大大降低了光纤与耦合器入射波导的耦合效率，在实际应用上具有很大的局限性。目前三维楔形耦合器的研究主要集中在理论分析和模拟上，水平方向和垂直方向灵活的尺寸变化使其有效提高了与光纤模场的匹配，具有更高的实用价值。
由于三维耦合器输出波导与输入波导的厚度差，目前所应用的制备方法中，输出波导及三维耦合器区域均采用干法刻蚀工艺实现，其表面质量较差，由于表面粗糙所引起的散射损耗不容忽视，严重影响了耦合器件的耦合效率。因此，本发明拟提出一种利用键合、各向异性腐蚀等硅微机械加工工艺制作的SOI基三维耦合器集成衬底结构，制作工艺稳定可靠，而且能够大大改善输出波导及其连接的微纳尺寸器件区域表面质量，提高光纤与硅基波导及各种小尺寸光子学器件之间的耦合效率。
发明内容
本发明要解决的技术问题是提供一种采用硅微机械加工技术实现的绝缘体上硅的三维楔形耦合器集成衬底结构的制备方法，所涉及的初始加工材料为两片SOI圆片，利用硅材料不同晶面的选择性腐蚀特性，采用各向异性腐蚀、键合、光刻、干法刻蚀等微电子相关工艺得到在水平和垂直方向分别做线性变化的SOI基三维楔形耦合器集成结构，且与该耦合器输出波导连接的微纳尺寸器件区域具有良好的表面质量。
为解决上述技术问题，本发明提供的制备方法包括下列步骤：
(1)选定两个初始SOI圆片材料，在第一SOI圆片的表面构图刻蚀形成长方形硅岛，并将第一SOI圆片与第二SOI圆片键合，形成键合片；
(2)刻蚀去除第一SOI圆片的衬底硅层和SiO2埋氧层，将第一SOI圆片表面的长方形硅岛图形转移至第二SOI圆片的表面后，氧化、光刻、腐蚀，并在键合片表面的氧化层上形成各向异性腐蚀窗口；
(3)将键合片置于各向异性腐蚀溶液中腐蚀并去除氧化层后，获得一斜面，套准光刻构图形成在垂直和水平方向尺寸分别线性变化的耦合器；
(4)去胶，划片，清洗，完成在垂直方向和水平方向分别线性变化的SOI基三维楔形耦合器集成结构的制备。
根据本发明提供的制备方法，作为选定的两个初始加工材料的两片SOI材料中，第一SOI圆片的顶层硅的表面为(111)晶面，且厚度较厚，为耦合器输入波导的厚度，其厚度范围为3μm～15μm，第一SOI圆片的衬底硅的晶向为<100>、<110>或<111>，第二SOI圆片的顶层硅的表面为(100)晶面、(110)晶面或(111)晶面，且厚度较薄，为与耦合器输出波导所连接的微纳尺寸器件区域的厚度，其厚度范围为0.2μm～1μm，第二SOI圆片的衬底硅的晶向为<100>、<110>或<111>，且其二氧化硅埋氧层的厚度大于0.4μm。第一SOI圆片表面的长方形硅岛刻蚀是通过干法刻蚀实现的，如反应离子束刻蚀，且该硅岛平行于第一SOI圆片的对准边，其平行于第一SOI圆片对准边的边长远大于所设计耦合器的耦合长度。第一SOI圆片的埋氧层作为反应离子束刻蚀的自停止层。
而键合后第一SOI圆片衬底硅层的去除，可采用干法刻蚀或湿法刻蚀实现，埋氧层通过BOE或HF溶液进行湿法腐蚀去除。在键合片表面构图形成的各向异性腐蚀窗口为长方形，与长方形硅岛垂直于对准边的边大致对准，各向异性腐蚀窗口平行于SOI圆片，对准边的边长长度L等于所设计三维楔形耦合器楔形耦合区域的长度在各向异性腐蚀过程中，腐蚀区域位于长方形硅岛上，所采用的腐蚀液为KOH或TMAH溶液。各向异性腐蚀后，得到一与键合片的表面呈倾斜的平面，倾斜面是倾斜角为4°±0.5°的斜面，该斜面即为三维耦合器区域，实现了耦合器垂直方向尺寸的线性变化。各向异性腐蚀后，SiO2掩膜层通过BOE或HF湿法腐蚀去除。
由上面制备得到的与键合片的表面呈4°±0.5°夹角的斜面后，套准光刻采用的为带有水平方向尺寸线性变化楔形图案的掩膜版，套准光刻后的构图采用干法刻蚀实现。
作为最佳技术方案，第二SOI圆片顶层硅的表面为(111)晶面，其与第一SOI圆片的键合质量最佳。
作为又一技术方案，第二SOI圆片顶层硅的表面为(100)或(110)晶面，可以实现同样的技术效果。
本发明的技术效果是，采用标准硅微机械加工工艺制备SOI基三维楔形耦合器集成结构，其加工方法具有工艺简单、可控性强的优点，与标准CMOS工艺兼容。所制备的SOI基三维楔形耦合器在垂直方向的尺寸变化可根据需求通过选择不同顶层硅厚度的SOI圆片以及改变楔形结构的长度而精确控制。水平方向的尺寸变化可通过改变楔形结构耦合长度而灵活变化。由于采用各向异性腐蚀技术，其器件结构表面质量远远优于其他技术方法制备的同种结构，测试表征结果显示，各向异性腐蚀得到的斜面表面粗糙度平均值为0.78nm，与商业用硅片及SOI圆片表面粗糙度0.5nm左右的平均值非常接近，所以具有很好的表面质量，而与三维楔形耦合器输出波导连接的维纳尺寸光子学器件区域即为SOI材料表面，二者具有良好的表面质量，是制备高质量、高敏感度小尺寸光子学器件的保证。本发明所提供的技术方案，在有效提高通用光纤与小尺寸平面波导等光子学器件耦合效率的同时，也提供了良好的维纳尺寸光子学器件制备集成衬底结构，具有很强的实用性。
附图说明
图1为按本发明提供的方法在SOI基上制作的三维楔形耦合器集成衬底结构示意图，其中：300为垂直和水平方向尺寸分别线性变化的三维耦合器结构，301为大尺寸输入波导结构，303为小尺寸输出波导结构，304为与小尺寸输出波导结构连接的微纳米尺寸器件区域；
图2为本发明提供的绝缘体上硅基三维楔形耦合器集成衬底结构制备流程；
图3～图9为图2所述的制备的具体过程，其中：
图3(a)和(b)分别为所提供的第一初始SOI圆片101和第二初始SOI圆片102剖面图；
图4为在第一SOI圆片101上刻蚀形成长方形硅岛结构剖面图；
图5为第一SOI圆片101和第二SOI圆片102键合结构剖面图；
图6为键合后长方形硅岛转移至第二SOI圆片表面所得到的结构剖面图；
图7为高温氧化后形成各向异性腐蚀窗口结构剖面图；
图8为各向异性腐蚀并去氧化层后所得垂直方向尺寸线性变化的斜面结构剖面图；
图9为本发明所提供的方法制备得到的三维楔形耦合器继承衬底结构俯视图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以进一步阐明本发明的实质性特点和显著的进步。下面结合附图对本发明作进一步的详细描述。
图2所示为本发明所提供的SOI基三维楔形耦合器集成衬底结构制备方法流程图。如图2所示，该制备方法包括以下步骤：
步骤一，选取两片初始SOI材料，其剖面结构如图3所示。
所需初始SOI材料为两片，第一SOI圆片101的顶层硅110的表面为(111)晶面，且厚度较厚，为耦合器输入波导301厚度，其厚度范围为3μm～15μm，第一SOI圆片101的衬底硅130的晶向为<100>、<110>或<111>。第二SOI圆片102的顶层硅210表面为<100>、<110>或<111>，且厚度较薄，为与耦合器输出波导303连接的微纳尺寸器件区域厚度，其厚度范围为0.2μm～1μm，第二SOI圆片102的衬底硅230的晶向为<100>、<110>或<111>，且二氧化硅埋氧层220的厚度大于0.4μm。
在本实施例中，设定第一SOI圆片101的顶层硅110的厚度为6μm，第二SOI圆片102的顶层硅210的厚度为1μm。
步骤二，光刻刻蚀，在第一SOI圆片101的表面构图形成长方形硅岛201，如图4所示。
在该步骤中，长方形硅岛201的形成是通过反应离子刻蚀工艺或其他干法刻蚀工艺实现的，且该长方形硅岛201平行于第一SOI圆片101的对准边，其平行于第一SOI圆片101对准边的边长远大于所设计耦合器的耦合长度。第一SOI圆片101的埋氧层120作为反应离子束刻蚀的自停止层，在构图形成长方形硅岛201过程中，当干法刻蚀第一SOI圆片101的顶层硅110至曝露出其埋氧层120时，由于硅和二氧化硅性质的不同，该干法刻蚀过程对二氧化硅的作用非常不明显，从而实现刻蚀的自停止。
步骤三，将第一SOI圆片101与第二SOI圆片102键合，形成键合片103，如图5所示。
在该步骤中，第一SOI圆片101的顶层硅110与第二SOI圆片102的顶层硅210相对接触进行键合，作为最佳方案，键合过程中，第一S0I圆片101的对准边和第二SOI圆片102的对准边大致对准。
步骤四，去除第一SOI圆片101的衬底硅层130和SiO2埋氧层120，将第一SOI圆片101表面的长方形硅岛图形201转移至第二SOI圆片102表面，如图6所示。
在该步骤中，第一SOI圆片101的衬底硅层130通过干法刻蚀或湿法腐蚀方法去除，埋氧层120通过BOE或HF等溶液的湿法腐蚀去除。
步骤五，高温氧化，在键合片103的表面形成氧化层310，并光刻、腐蚀，在氧化层表面构图形成各向异性腐蚀窗口202，如图7所示。
在该步骤中，键合片103表面构图形成的各向异性腐蚀窗口202通过湿法腐蚀方法实现，其腐蚀溶液为BOE溶液或HF溶液。该各向异性腐蚀窗口与长方形硅岛201大致对准，构图形成腐蚀窗口后，曝露出的腐蚀区域位于长方形硅岛上，各向异性腐蚀窗口202平行于SOI圆片101对准边的边长410长度L等于所设计三维楔形耦合器楔形耦合区域302的长度，在本实施例中，设定其长度L为70μm。
步骤六，将键合片103置于各向异性腐蚀溶液中腐蚀后，去氧化层310，如图8所示。
在各向异性腐蚀过程中，腐蚀区域即为长方形硅岛区域201，所采用的腐蚀液为KOH或TMAH溶液，可通过控制腐蚀液的浓度及腐蚀温度控制各向异性腐蚀的速度。各向异性腐蚀后，SiO2掩膜层310通过BOE溶液或HF溶液的湿法腐蚀方法去除。此时，获得与键合片103表面呈倾斜角为4°±0.5°的斜面302。
步骤七，套准光刻，构图形成在垂直和水平方向尺寸分别线性变化的耦合器器件原型，其俯视图结构如图9所示。
在该步骤中，套准光刻采用的为带有水平方向尺寸线性变化楔形图案的掩膜版，套准光刻后的构图采用干法刻蚀实现。将水平方向尺寸楔形变化的结构套刻在斜面302上，则在斜面302区域实现了水平方向和垂直方向分别线性变化的三维楔形耦合器300。其输入波导301厚度即为第一SOI圆片101顶层硅110厚度，输出波导303厚度即为第二SOI圆片102顶层硅210厚度。输出波导303区域表面质量良好，与输出波导303连接的区域为微纳米尺寸器件区域304，可用以制备小尺寸光子学器件。
步骤八，去胶，划片，清洗，完成在垂直方向和水平方向分别线性变化的SOI基三维楔形耦合器集成集成衬底结构的制备。
至此，图1所示的SOI基三维楔形耦合器集成衬底结构制备形成。
在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。
Claims (9)
1.一种SOI基三维楔形耦合器集成衬底结构制备方法，其特征在于包括以下步骤：
(a)选定两个初始SOI圆片材料，在第一SOI圆片顶层硅表面构图刻蚀形成长方形硅岛，并将第一SOI圆片与第二SOI圆片键合，形成键合片；
(b)刻蚀去除第一SOI圆片的衬底硅层和SiO2埋氧层，将第一SOI圆片表面的硅岛图形转移至第二SOI圆片表面后，氧化并光刻、腐蚀，在键合片表面的氧化层上形成各向异性腐蚀窗口；
(c)将键合片置于各向异性腐蚀溶液中腐蚀并去除氧化层后，获得一斜面，套准光刻构图形成在垂直和水平方向尺寸分别线性变化的耦合器；
(d)去胶，划片，清洗，完成在垂直方向和水平方向分别线性变化的SOI基三维楔形耦合器集成衬底结构的制备。
2.根据权利要求1所述的SOI基三维楔形耦合器集成衬底结构制备方法，其特征在于：步骤a所述的第一SOI圆片顶层硅表面为(111)晶面，所述的顶层硅厚度为耦合器输入波导的厚度；厚度范围为3μm～15μm。
3.根据权利要求1所述的SOI基三维楔形耦合器集成衬底结构制备方法，其特征在于：所述第二SOI圆片的顶层硅表面为(100)晶面、(110)晶面或(111)晶面。
4.根据权利要求1或3所述的SOI基三维楔形耦合器集成衬底结构制备方法，其特征在于所述第二SOI圆片顶层硅的厚度为与耦合器输出波导连接的微纳尺寸器件区域的厚度，厚度范围为0.2μm～1μm。
5.根据权利要求3所述的SOI基三维楔形耦合器集成衬底结构制备方法，其特征在于所述的第二SOI圆片的顶层硅表面为(111)晶面。
6.根据权利要求4所述的SOI基三维楔形耦合器集成衬底结构制备方法，其特征在于，所述第二SOI圆片二氧化硅埋氧层的厚度大于0.4μm。
7.根据权利要求1所述的SOI基三维楔形耦合器集成衬底结构制备方法，其特征在于：
(1)步骤a所述的长方形硅岛通过反应离子束刻蚀工艺实现；第一圆片的埋氧层作为反应离子束刻蚀的自停止层；
(2)所述长方形硅岛平行于所述第一SOI圆片对准边的边长远大于所设计耦合器的耦合长度。
8.根据权利要求1所述的SOI基三维楔形耦合器集成衬底结构制备方法，其特征在于：
(1)步骤b所述键合片第一SOI圆片衬底硅层的去除是采用干法刻蚀方法或湿法腐蚀方法实现的；
(2)步骤b所述键合片第一SOI圆片埋氧层的去除是通过湿法腐蚀方法实现。
9.根据权利要求1所述的SOI基三维楔形耦合器集成衬底结构制备方法，其特征在于：
(1)步骤b所述键合片表面形成的各向异性腐蚀窗口与长方形硅岛对准，对准边的边长等于所设计三维楔形耦合器楔行耦合区域的长度，在各向异性腐蚀过程中，腐蚀区域位于长方形硅岛的区域；
(2)步骤c所述各向异性腐蚀过程得到一个与键合片表面呈倾斜角为4°±0.5°的斜面。
10根据权利要求1所述的SOI基三维楔形耦合器集成衬底结构制备方法，其特征在于：
(1)套准光刻采用的为带有水平方向尺寸线性变化楔形图案的掩膜版；
(2)套准光刻后的构图采用干法刻蚀方法实现。
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