CN101615616A - 一种无电容式动态随机存储器 - Google Patents
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Abstract
本发明公开了一种无电容式动态随机存储器，属于超大规模集成电路中的半导体存储器技术领域。本发明存储器包括源区，漏区，源漏之间的沟道，和沟道上的栅区，其特征在于，源区和漏区是宽禁带的能带工程材料，其导带和硅相同，但价带低于硅，两者的价带差＞0eV且≤0.5eV，比如0.3eV。所述宽禁带的能带工程材料优选为碳化硅。本发明无电容式动态随机存储器可以提高栅长的等比例缩小能力，提高信号电流和保持时间，实现更高的存储密度，在高密度，高性能DRAM应用中，有着明显的优势和广泛的应用前景。
Description
技术领域
本发明涉及动态随机存储器(DRAM)，尤其涉及一种源漏能带工程无电容式DRAM，属于超大规模集成电路中的半导体存储器技术领域。
背景技术
半导体存储器是半导体产业的重要组成部分，动态随机存储器(DRAM)是最重要的存储器之一，被认为是半导体技术节点的推动和领航者。传统的DRAM基于一个晶体管和一个电容的结构(1T/1C)，晶体管控制信息的读取和写操作，电容储存电荷信息。不断降低单元成本，提高动态随机存储器的密度和容量，是DRAM取得商业成功的关键。但是在DRAM工艺进入亚100nm以后，在小面积上制作可靠的大电容面临严峻的挑战。为了保持足够的信噪比，存储电容至少需要30fF。在传统的DRAM工作原理下，30fF的存储电容限制不会随着器件单元尺寸的缩小而缩小。为了提升1T/1C DRAM性能，新介电常数材料和新的单元结构已被广泛运用，如采用高介电常数材料用作电容的介质，采用沟槽形式的电容结构，但这些技术都使得工艺复杂，加工成本大大增加。
这种情况下，一种无电容式的DRAM被提出(Charles Kuo，Tsu-Jae King，and ChenmingHu.，“A Capacitorless Double-Gate DRAM Cell”，IEEE Electron Device Lett.，vol.23，JUNE.2002，pp.345-347)并受到了广泛的关注。无电容式的DRAM采用一个晶体管实现信息存储和控制，单元面积减半，而且没有复杂的电容工艺，工艺成本大大降低，并有很好的工艺兼容性，极适于未来的SOC运用。无电容式DRAM存储信息利用了浮体的存储效应，一般采用SOI衬底或者重掺杂N+势阱形成浮体。写“1”时，通过碰撞电离产生电子空穴对，电子被漏极收集，空穴则被浮体收集，空穴在下次刷新之前将会一直保持在浮体内，实现信息的存储。存储的空穴使得浮体电势改变，器件的阈值电压改变，从而可以读到电流信号差。然而上述无电容式的DRAM基于硅的源-体-漏横向P-N-P结存储空穴，由于半导体硅禁带宽度有限，体电势的变化受到限制，所以阈值电压的变化较小(一般只有0.3V左右)，这使得读出的信号电流较小。另外一方面，随着单元尺寸不断缩小，短沟道器件在编程时将会受到来自漏端的严重干扰，即漏端电势使得源端的势垒降低，这将使得浮体的空穴会通过源端流出浮体，形成泄漏电流，造成信息损失。一种解决方法是采用宽沟器件单元来提高单元的信号电流，但这会使得存储器的集成密度降低。所以，上述原因将会使得这种无电容式的DRAM继续缩小单元尺寸，提高集成密度时面临严重挑战。
发明内容
本发明的目的在于克服现有的无电容式DRAM中存在的上述问题，进一步获得高集成密度，高性能的无电容式DRAM。
本发明在现有的无电容式DRAM的基础上，采用宽禁带的能带工程材料作为单元晶体管的源和漏，得到一种源漏能带工程无电容式DRAM结构，能够有效解决上述问题。
具体而言，本发明无电容式DRAM包括源区，漏区，所述源漏之间的沟道，和所述沟道上的栅区，其特征在于，所述源区和漏区是宽禁带的能带工程材料。图1，2分别表示现有的无电容式DRAM和本发明的无电容式DRAM的剖面示意图。
其中，所述宽禁带的能带工程材料可以是导带结构和常规硅沟道材料硅相似或者相同，但价带较低的材料，比如导带和硅相同，但价带小于硅的价带0eV-0.5eV的材料。
所述宽禁带的能带工程材料优选为碳化硅(SiCx)，通过调整Si和C的化学摩尔比(即x值)，它和硅的价带差优选为0.3eV。
图3显示了常规无电容式DRAM和本发明无电容式DRAM的横向源/漏和沟道间的能带对比，可以看到本发明无电容式DRAM主要利用宽禁带材料形成价带差，而价带差会在器件的源/漏和沟道形成一个高的空穴势垒，这个高势垒使得器件在写“1”和保持时的空穴泄漏电流大大降低。在器件写“1”时，浮体内碰撞电离的空穴产生电流和空穴泄漏电流同时存在，两者之差就对应单位时间存储的电荷，最后达到平衡时两种电流近似相等。常规的无电容式的DRAM由于空穴泄漏电流大，平衡时存储的电荷少，所以信号电流小。而本发明提出的源漏能带工程无电容式DRAM具有的高空穴势垒可以使得空穴泄漏电流减小，从而使得存储的空穴电荷增加，体电势的变化可以突破硅禁带宽度的限制，体电势变化的增大，阈值电压变化能够增大，从而可以获得更大的信号电流。由于降低了空穴泄漏电流，采用新型的源漏能带工程无电容式的DRAM，可以极大提高信号电流，改善保持时间，适于未来高集成密度的DRAM运用。
本发明无电容式DRAM和现有器件之间的另一区别在于，本发明器件栅区的长度大于沟道的有效长度，如图2所示，Lg＞Leff；而现有的无电容式DRAM的栅区长度则可以等于或小于沟道长度。
栅区宽度超出沟道宽度部分分别在沟道两侧存在源区掺杂延伸区和漏区掺杂延伸区，所述掺杂延伸区均为N型掺杂的硅。无电容式DRAM的编程是通过在横向电场下碰撞电离产生电子空穴对的，N型延伸区电场较高，是发生碰撞电离的重要区域，所以这部分应优选为能带较窄的硅，而宽禁带材料的电离系数很低，不利于编程。
本发明无电容式DRAM相对于现有的无电容式DRAM的优势在于：
(1)在同样的设计尺寸下，可以提高信号电流3-4倍，获得更高的信噪比；
(2)有效防止空穴的泄漏，可以提高信息的保持时间，减少刷新次数；
(3)在同样的信号电流下，可以采用窄沟宽器件，提高存储密度；
(4)在栅长缩小时，相比而言，本发明的能带工程DRAM单元有更大的信号电流，即有更好的等比例缩小能力。
因此，本发明所提出的源漏能带工程无电容式的DRAM，可以提高栅长的等比例缩小能力，提高信号电流和保持时间，实现更高的存储密度，在高密度，高性能DRAM应用中，有着明显的优势和广泛的应用前景。
附图说明
图1为常规无电容式DRAM的剖面示意图；
图2为本发明无电容式DRAM的结构剖面示意图；其中：
101-SOI衬底埋氧(二氧化硅层) (p-掺杂)；102-沟道；
103-多晶硅或者金属栅电极；104-栅氧化层；105-氧化硅侧墙；
106-N+源区(图2采用宽禁带材料)；107-N+漏区(图2采用宽禁带材料)；
108-沟道N型掺杂区(源漏掺杂延伸区)
111-栅区长度Lg；112-沟道有效长度Leff
图3为常规无电容式DRAM和本发明无电容式DRAM的横向源/漏和沟道间的能带对比示意图，导带结构近似相同，价带的不同形成价带差，其中a表示常规无电容式DRAM能带结构；b表示本发明无电容式DRAM能带结构。
图4为常规无电容式DRAM和本发明无电容式DRAM的性能对比示意图，其中图4a表示输出特性比较，图4b表示信号电流比较，图4c表示等比例缩小能力比较。
具体实施方式
下面通过具体实施例结合附图对本发明作进一步描述。
在下述实施例中，进行性能对比的常规无电容式DRAM(如图1所示，根据Charles Kuo，Tsu-Jae King，and Chenming Hu.，“A Capacitorless Double-Gate DRAM Cell”，IEEEElectron Device Lett.，vol.23，JUNE.2002，pp.345-347获得)和本发明无电容式DRAM的版图相同，即栅长相同，沟宽相同、源漏结深、沟道掺杂分布等均相同，区别仅在于本发明无电容式DRAM的源漏为碳化硅，该碳化硅和常规材料硅之间的价带差在(0，0.5]eV的范围内。
实施例1：输出特性比较
图4(a)为栅长Lg＝100nm的两种DRAM单元的输出特性曲线比较，图中横坐标是漏电压(Vd)，纵坐标是漏电流(Id)。可以看到，在高漏压时，两种单元都出现Kink翘曲曲线，但本发明的能带工程DRAM单元翘曲更加明显，意味着达到平衡时浮体内的空穴数目更多，从而可以获得更大的信号电流。
实施例2：信号电流比较
图4(b)为栅长等于100nm的两种DRAM单元的读写电流随读写操作时的变化，图中横坐标是读写时间，纵坐标是漏电流(Id)。可以看到本发明的能带工程DRAM单元在相同0态电流下，有更大的1态电流，信号电流(ΔId)提高3倍左右。
实施例3：等比例缩小能力比较
图4(c)显示在保持其他参数不变的情况下，两种DRAM单元的信号电流随栅长Lg的变化，图中横坐标是栅长Lg，纵坐标是信号电流(ΔId)，沟长从100nm缩小到30nm时，常规无电容DRAM受到体电势变化的限制和漏端的干扰越来越严重，信号电流变得越来越小，等比例缩小能力受到严重挑战。本发明的能带工程DRAM单元则能够突破体电势变化的限制，在小栅长时仍有较大信号电流，即有更好的等比例缩小能力。
Claims (8)
1.一种无电容式动态随机存储器，包括源区，漏区，所述源漏之间的沟道，和所述沟道上的栅区，其特征在于，所述源区和漏区是宽禁带的能带工程材料。
2.如权利要求1所述的动态随机存储器，其特征在于，所述宽禁带的能带工程材料的导带和硅相同，但价带低于硅。
3.如权利要求2所述的动态随机存储器，其特征在于，所述宽禁带的能带工程材料和硅的价带差＞0eV且≤0.5eV。
4.如权利要求3所述的动态随机存储器，其特征在于，所述宽禁带的能带工程材料和硅的价带差为0.3eV。
5.如权利要求1-4任意一项所述的动态随机存储器，其特征在于，所述宽禁带的能带工程材料是碳化硅。
6.如权利要求1所述的动态随机存储器，其特征在于，所述栅区的长度大于所述沟道的有效长度。
7.如权利要求6所述的动态随机存储器，其特征在于，所述源区，漏区分别和沟道之间存在源区掺杂延伸区和漏区掺杂延伸区。
8.如权利要求7所述的动态随机存储器，其特征在于，所述源区掺杂延伸区和所述漏区掺杂延伸区均为N型掺杂的硅。
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Cited By (2)
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|---|---|---|---|---|
| CN102427065A (zh) * | 2011-08-29 | 2012-04-25 | 上海华力微电子有限公司 | 一种基于栅致漏极泄漏效应的1t-dram的制备方法 |
| WO2015051564A1 (zh) * | 2013-10-13 | 2015-04-16 | 中国科学院微电子研究所 | 一种mosfet结构及其制造方法 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102427065A (zh) * | 2011-08-29 | 2012-04-25 | 上海华力微电子有限公司 | 一种基于栅致漏极泄漏效应的1t-dram的制备方法 |
| CN102427065B (zh) * | 2011-08-29 | 2013-12-04 | 上海华力微电子有限公司 | 一种基于栅致漏极泄漏效应的1t-dram的制备方法 |
| WO2015051564A1 (zh) * | 2013-10-13 | 2015-04-16 | 中国科学院微电子研究所 | 一种mosfet结构及其制造方法 |
| US9496342B2 (en) | 2013-10-13 | 2016-11-15 | Institute of Microelectronics, Chinese Academy of Sciences | MOSFET structure and manufacturing method thereof |
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