CN101582423A - 像素结构及其制作方法 - Google Patents

Abstract

本发明提供一种像素结构及其制作方法，所述的像素结构包括：基板，第一栅极线，第二栅极线，第一开关元件，第二开关元件，第一像素电极以及第二像素电极。所述的像素结构使用由透明材质构成的像素电极电性连接数据线与相邻次像素区的开关元件的源极，使得多个次像素可共用同一数据线，因此可减少数据线的数目，并增加像素结构的开口率。

Description

像素结构及其制作方法

技术领域

本发明是关于一种显示面板的像素结构及其制作方法，尤指一种包含有多个次像素共用同一数据线的像素结构及其制作方法。

背景技术

显示面板包含有多个以阵列方式排列的像素，其中各像素包含有多个次像素，例如红次像素、绿次像素与蓝次像素，分别用以提供不同原色的光线，例如红光、绿光与蓝光。对于各像素而言，依据接收到的数据信号，各像素的次像素所提供的不同原色的光线会具有相对应的灰阶值，而上述具有不同灰阶值的不同原色光线在混光后可使得各像素分别显示出具有特定亮度与颜色的光线，藉此所有像素可显示出欲显示的彩色显示画面。

由于各像素的各次像素必须接收不同的数据信号，因此用以传输数据信号的数据线的数目会随着显示面板的解析度的提升而增加。然而，由于数据线由不透光导电材料所构成，因此过多的数据线会影响到显示面板的开口率，而成为显示面板的亮度无法进一步提升的限制。

发明内容

本发明的目的之一在于提供一种像素结构及其制作方法，以减少数据线的数目并提升开口率。

为达上述目的，本发明提供一种像素结构，包括基板、第一栅极线、第二栅极线、第一开关元件、第二开关元件、第一像素电极与第二像素电极。基板包括第一次像素区与第二次像素区；第一栅极线设置于第一次像素区与第二次像素区的一侧；第二栅极线设置于第一次像素区与第二次像素区相对于第一栅极线的另一侧；第一开关元件设置于第一次像素区内，第一开关元件具有第一栅极、第一源极与第一漏极，且第一栅极与第一栅极线电性连接；第二开关元件设置于第二次像素区内，第二开关元件具有第二栅极、第二源极与第二漏极，且第二栅极与第二栅极线电性连接；第一像素电极设置于第一次像素区内且与第一漏极电性连接，其中第二源极通过第一像素电极与第一漏极电性连接；第二像素电极设置于第二次像素区内，且第二像素电极与第二漏极电性连接。

为达上述目的，本发明另提供一种制作像素结构的方法，包括下列步骤。首先提供基板，并于基板上定义出第一次像素区与第二次像素区。接着于基板上形成第一图案化金属层，第一图案化金属层包括第一栅极线、第二栅极线、第一栅极与第二栅极，其中第一栅极线位于第一次像素区与第二次像素区的一侧；第二栅极线位于第一次像素区与第二次像素区相对于第一栅极线的另一侧；第一栅极位于第一次像素区内并与第一栅极线电性连接；第二栅极，位于第二次像素区内并与第二栅极线电性连接。接着，形成栅极绝缘层与半导体层。随后，形成第二图案化金属层，第二图案化金属层包括第一源极、第一漏极、第二源极与第二漏极，其中第一源极与第一漏极，位于第一次像素区内，且第一源极、第一漏极与第一栅极形成第一开关元件；第二源极与第二漏极，位于第二次像素区内，且第二源极、第二漏极与第二栅极形成第二开关元件。之后，形成一介电层。接着，于介电层上形成透明导电层，并图案化透明导电层以形成第一像素电极与第二像素电极。第一像素电极位于第一次像素区内并与第一漏极电性连接，且第二源极通过第一像素电极与第一漏极电性连接。第二像素电极位于第二次像素区内，且第二像素电极与该第二漏极电性连接。

本发明的像素结构利用像素电极电性连接数据线与相邻次像素区的开关元件的源极，可使多个次像素共用同一数据线，因此可减少数据线的数目，并增加像素结构的开口率。

附图说明

图1为本发明第一较佳实施例的像素结构的上视示意图；

图2为图1的像素结构沿切线A-A’、B-B’、C-C’与D-D’的剖面示意图；

图3为本发明第二较佳实施例的像素结构的示意图；

图4为本发明第三较佳实施例的像素结构的示意图；

图5为图4所示的像素结构沿切线E-E’、F-F’、G-G’与H-H’的剖面示意图；

图6为本发明第四较佳实施例的像素结构的示意图；

图7为图6所示的像素结构沿切线J-J’的剖面示意图。

附图标号：

10像素结构         12基板

121第一次像素区    122第二次像素区

141第一栅极线      142第二栅极线

15半导体层         151栅极绝缘层

152非晶硅层        153重掺杂非晶硅层

16数据线           161第一数据线段

162第二数据线段    171第一介电层

172第二介电层      18共通线

181第一共通线段    182第二共通线段

20第一开关元件     20G第一栅极

20S第一源极        20D第一漏极

201第一延伸部      22第二开关元件

22G第二栅极        22S第二源极

22D第二漏极        221第二延伸部

241第一像素电极    242第二像素电极

242H缺口    25间隔物

30像素结构  40像素结构

60像素结构

具体实施方式

为使本技术领域技术人员能更进一步了解本发明，下文特列举本发明的数个较佳实施例，并配合所附图式，详细说明本发明的构成内容及所欲达成的功效。在本发明的较佳实施例中，以液晶显示面板的像素结构为例说明本发明的像素结构，然而本发明的像素结构的应用并不以此为限，而可应用于其它可适用本发明的显示面板上。另外，在说明书及权利要求当中使用了某些词汇来指称特定的元件，本技术领域技术人员应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及权利要求并不以名称的差异来作为区别元件的方式，而是以元件在功能上的差异来作为区别的基准。在通篇说明书及权利要求当中所提及的“包含以及包括”为一开放式的用语，故应解释成“包含但不限定于”。此外，“电性连接”一词在此包含任何直接及间接的电性连接手段。因此，若文中描述第一装置电性连接于第二装置，则代表该第一装置可直接连接于该第二装置，或透过其他装置或连接手段间接地连接至该第二装置。

请参考图1与图2。图1为本发明第一较佳实施例的像素结构的上视示意图，而图2为图1的像素结构沿切线A-A’、B-B’、C-C’与D-D’的剖面示意图。如图1与图2所示，本实施例的像素结构10主要包括基板12、第一栅极线141、第二栅极线142、数据线16、共通线18、第一开关元件20、第二开关元件22、第一像素电极241与第二像素电极242。在本实施例中，单一像素包括三个次像素，例如红次像素、绿次像素与蓝次像素，且其中至少部分或所有次像素利用相同的数据线提供数据信号，而以下以两个次像素利用相同的数据线提供数据信号为例加以说明，但次像素的数目并不以此为限，例如可为三个或更多的次像素使用相同的数据线提供数据信号。基板12包括多个次像素区，例如第一次像素区121与第二次像素区122。第一栅极线141设置于第一次像素区121与第二次像素区122的一侧。第二栅极线142设置于第一次像素区121与第二次像素区122相对于第一栅极线141的另一侧。数据线16设置于基板12的第一次像素区121的一侧，而共通线18则设置于基板12上。第一开关元件20设置于第一次像素区121内，而第二开关元件22设置于第二次像素区122，且在本实施例中，第一开关元件20与第二开关元件22以薄膜电晶体元件的型式实现，但不以此为限。另外，第一开关元件20具有第一栅极20G、第一源极20S与第一漏极20D，其中第一栅极20G与第一栅极线141电性连接，且第一源极20S与数据线16电性连接。第二开关元件22具有第二栅极22G、第二源极22S与第二漏极22D，且第二栅极22G与第二栅极线142电性连接。再者，第一像素电极241设置第一次像素区121内并与第一漏极20D电性连接，且第一像素电极241与共通线18部分重叠而构成第一储存电容Cst1。第二像素电极242设置于第二次像素区122内并与第二漏极22D电性连接，且第二像素电极242与共通线18部分重叠而构成第二储存电容Cst2。此外，依据像素结构10的不同设计考量，第一像素电极241与共通线18的重叠面积以及第二像素电极242与共通线18的重叠面积可为相同或不同，换言之，第一储存电容Cst1与第二储存电容Cst2的储存电容值可为相等或不相等。另外，第二开关元件22的第二源极22S通过第一像素电极241与第一漏极20D电性连接。因此，第一源极20S与第二源极22S接受同一数据线16所传送的数据信号。如此一来，显示面板的数据线数目可缩减至一半，进而使开口率可进一步提升。

本发明是利用由透明材质构成的第一像素电极241传送数据信号至第二源极22S，而非利用其它不透明导电层电性连接第二源极22S与数据线16，因此相较之下可增加开口率。此外，为了与第一像素电极241电性连接，第二源极22S会延伸至第一像素电极241的下方并与之接触，使得第一次像素区121的开口率会被第二源极22S的延伸部遮蔽而略小于第二次像素区122的开口率。第二源极22S的延伸部对于开口率的影响有限，但若欲追求较佳的显示效果，可于第二次像素区122的第二像素电极242设置与第二源极22S尺寸相同的缺口242H，使第一次像素区121的开口率与第二次像素区122的开口率一致，藉此使第一次像素区121与第二次像素区122的显示效果可趋于一致。另外，于对应于第二像素电极242的缺口242H的位置可进一步设置间隔物(spacer)25，使得基板12可与另一基板(图未示)维持一定的间隙。

在本实施例中，共通线18包括第一共通线段181与第二共通线段182，其中第一共通线段181设置于第一次像素区121与第二次像素区122之间的基板12上，以及第一次像素区121与第二次像素区122面对第一栅极线141的一侧与面对第二栅极线142的一侧，换言之第一共通线段181具有一I型(或倾倒H型)结构；另一方面，第二共通线段182设置于第一次像素区121相对于第二次像素区122的另一侧的基板12上，以及第二次像素区122相对于第一次像素区121的另一侧的基板12上。更精确地说，第二共通线段182位于第一次像素区121的左侧的周边，以及第二次像素区122的右侧的周边(由第1图所绘示的方位观看)。此外第二共通线段182与第一共通线段181由不同导电层所构成但彼此电性连接。因此，本实施例的共通线18环绕第一像素区121与第二像素区122的周围，但不以此为限。此外，数据线16包括第一数据线段161与第二数据线段162，其中第一数据线段161设置于第一开关元件20相对于第二次像素区122的另一侧的基板12上，而第二数据线段162设置于第一次像素区121相对于第二次像素区122的另一侧的基板12上。更精确地说，第一数据线段161位于第一次像素区121的左下方的周边、邻近第一开关元件20并与第一栅极线141交错，而第二数据线段162位于第一次像素区121的左侧的周边(由图1所绘示的方位观看)。此外，第一数据线段161与第二数据线段162由不同导电层构成但彼此电性连接。另外，第二共通线段182与第二数据线段162部分重叠，藉此可增加开口率。在本实施例中，第一栅极线141、第二栅极线142与第一共通线段181与第二数据线段162由第一金属层所构成，而第一数据线段161、第二共通线段182、第一源极20S、第一漏极20D、第二源极22S与第二漏极22D由第二金属层所构成，但不以此为限。

关于本实施例的像素结构10的制作方法说明如下，并请配合参阅图1与图2。首先，提供基板12，并于基板12上定义出第一次像素区121与第二次像素区122。接着于基板12上形成第一金属层，并利用例如微影与刻蚀技术图案化第一金属层以形成第一图案化金属层。第一图案化金属层包括第一栅极线141、第二栅极线142、第一栅极20G、第二栅极22G、第二数据线段162与第一共通线段181，且其相对位置如前文所述。

接着，于基板12与第一图案化金属层上形成栅极绝缘层151与半导体层15，半导体层15可包含非晶硅层152与重掺杂非晶硅层153，但不以此为限。半导体层15对应第一栅极20G与第二栅极22G形成通道，而栅极绝缘层151则暴露出部分第二数据线段162。随后，于半导体层15上形成第二金属层，并利用例如微影与刻蚀技术图案化第二金属层以形成第二图案化金属层，并一并图案化重掺杂非晶硅层153。第二图案化金属层包括第一源极20S、第一漏极20D、第二源极22S、第二漏极22D、第一数据线段161与第二共通线段182，其中第一数据线段161位于第一次像素区121的左下方的周边、邻近第一开关元件20并与第一栅极线141交错，且第一数据线段161与暴露出的第二数据线段162电性连接，而其它元件的相对位置如前文所述。

随后，于第二图案化金属层上形成至少一介电层。介电层可为单一介电层或复合介电层，本实施例采用复合介电层的作法，例如依序形成第一介电层171与第二介电层172，并图案化第一介电层171与第二介电层172以暴露出部分第一漏极20D、部分第二源极22S与部分第二漏极22D。接着于基板12上形成透明导电层，例如氧化铟锡层，并图案化透明导电层以形成第一像素电极241与第二像素电极242。第一像素电极241位于第一次像素区121内且与暴露出的第一漏极20D与第二源极22S电性连接，藉此第一像素电极241可与第一漏极D电性连接并接受数据线16的数据信号，而第二源极22S可通过第一像素电极241与第一漏极20D电性连接。第二像素电极242则位于第二次像素区122内并与暴露出的第二漏极22D电性连接。如前所述，由于第二源极22S与第一像素电极241电性连接，因此可经由第一像素电极241接收数据线16所传送的数据信号。此外，由于数据线16位于第一次像素区121的周边，而非位于第一次像素区121与第二次像素区122之间，因此第一次像素区121与第二次像素区122的间距可缩减，故可增加开口率。

为了简化说明并便于比较本发明各实施例的相异处，在以下其它实施例的说明中，对于相同的元件使用相同的符号标注，并仅针对相异处进行说明，而不再对相同处作重复赘述。请参考图3。图3为本发明第二较佳实施例的像素结构的示意图。如图3所示，在本实施例中，像素结构30的单一像素包括四个次像素，分别为红次像素、绿次像素、蓝次像素与白次像素，因此次像素的数目、面积与配置与第一实施例有所不同。不同于第一实施例，在本实施例中，共通线18为同一金属层，例如第一金属层所构成，而数据线16为同一金属层，例如第二金属层所构成。另外，间隔物25设置于第一次像素区121与第二次像素区122之间的共通线18的上方。与前述实施例相同的处为，本实施例的像素结构30的第二开关元件22的第二源极22S亦通过第一像素电极241与第一漏极20D电性连接，藉此第一开关元件20与第二开关元件22可接受同一数据线16所传送的数据信号。

请参考图4与图5。图4为本发明第三较佳实施例的像素结构的示意图，图5为图4所示的像素结构沿切线E-E’、F-F’、G-G’与H-H’的剖面示意图。如图4与图5所示，在本实施例中，像素结构40的共通线18由与数据线16或第一栅极线141/第二栅极线142不同层的金属层所构成，例如，共通线18由第三金属层所构成、数据线16由第二金属层所构成，而第一栅极线141/第二栅极线142由第一金属层所构成。由于第三金属层位于第一金属层的上方，故相较于第一金属层，第三金属层与第一像素电极241/第二像素电极242的距离较近，因此在相同的重叠面积下，共通线18与第一像素电极241所构成的第一储存电容Cst1，以及共通线18与第二像素电极242所构成的第二储存电容Cst2可进一步提升。另外，本实施例的共通线18环绕第一次像素区121与第二次像素区122，而数据线16则位于第一次像素区121相对于第二次像素区122的另一侧，亦即位于第一次像素区121的左侧的周边(由图4所绘示的方位观看)，并与共通线18部分重叠，然而共通线18的形状并不以此限，而可视储存电容值的需求不同作变化。

关于本实施例的像素结构40的制作方法说明如下，并请配合参阅图4与图5。首先，提供基板12，并于基板12上定义出第一次像素区121与第二次像素区122。接着于基板12上形成第一金属层，并利用例如微影与刻蚀技术图案化第一金属层以形成第一图案化金属层。第一图案化金属层包括第一栅极线141、第二栅极线142、第一栅极20G与第二栅极22G。

接着，于基板12与第一图案化金属层上形成栅极绝缘层151与半导体层15，半导体层15可包含非晶硅层152与重掺杂非晶硅层153，但不以此为限。半导体层15对应第一栅极20G与第二栅极22G形成通道。随后，于半导体层15上形成第二金属层，并利用例如微影与刻蚀技术图案化第二金属层以形成第二图案化金属层，并一并图案化重掺杂非晶硅层153。第二图案化金属层包括第一源极20S、第一漏极20D、第二源极22S、第二漏极22D与数据线16。

随后，于第二图案化金属层上形成第一介电层171。接着，于第一介电层171上形成第三金属层，并利用例如微影与刻蚀技术图案化第三金属层以形成共通线18。然后，于第一介电层171与第三金属层上形成第二介电层172，并图案化第一介电层171与第二介电层172以暴露出部分第一漏极20D、部分第二源极22S与部分第二漏极22D。接着于基板12上形成透明导电层，例如氧化铟锡层，并图案化透明导电层以形成第一像素电极241与第二像素电极242。第一像素电极241位于第一次像素区121内且与暴露出的第一漏极20D与第二源极22S电性连接，藉此第一像素电极241可与第一漏极D电性连接并接受数据线16的数据信号，而第二源极22S可通过第一像素电极241与第一漏极20D电性连接。第二像素电极242则位于第二次像素区122内并与暴露出的第二漏极22D电性连接。如前所述，由于第二源极22S与第一像素电极241电性连接，因此可经由第一像素电极241接收数据线16所传送的数据信号。

请参考图6与图7。图6为本发明第四较佳实施例的像素结构的示意图，图7为图6所示的像素结构沿切线J-J’的剖面示意图。如图6与图7所示，第一像素电极241与共通线18部分重叠而构成第一储存电容Cst1，且第二像素电极242与共通线18部分重叠而构成第二储存电容Cst2。与第一较佳实施例不同的处在于，在本实施例中，像素结构60另包括第一延伸部201与第二延伸部221，第一延伸部201与第一漏极20D电性连接且第一延伸部201与共通线18部分重叠而构成第三储存电容Cst3，第二延伸部221与第二漏极22D电性连接且第二延伸部221与共通线18部分重叠而构成第四储存电容Cst4。第一延伸部201与第二延伸部221可依电容值的需要而具有相同或不同面积，藉此可调整第三储存电容Cst3与第四储存电容Cst4的储存电容值。在本实施例中，第一栅极线141、第二栅极线142与共通线18由第一金属层所构成，而数据线16、第一延伸部201与第二延伸部221由第二金属层所构成，但不以此为限。

综上所述，本发明的像素结构利用由透明材质构成的像素电极作为电性连接数据线与相邻次像素区的开关元件的源极的途径，因此可减少数据线的数目，并增加像素结构的开口率。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (16)

1.一种像素结构，其特征在于，所述的像素结构包括：

一基板，包括第一次像素区与第二次像素区；

第一栅极线，设置于所述第一次像素区与所述第二次像素区的一侧；

第二栅极线，设置于所述第一次像素区与所述第二次像素区相对于所述第一栅极线的另一侧；

第一开关元件，设置于所述第一次像素区内，所述第一开关元件具有第一栅极、第一源极与第一漏极，且所述第一栅极与所述第一栅极线电性连接；

第二开关元件，设置于所述第二次像素区内，所述第二开关元件具有第二栅极、第二源极与第二漏极，且所述第二栅极与所述第二栅极线电性连接；

第一像素电极，设置于所述第一次像素区内且与所述第一漏极电性连接，其中所述第二源极通过所述第一像素电极与所述第一漏极电性连接；以及

第二像素电极，设置于所述第二次像素区内，且所述第二像素电极与所述第二漏极电性连接。

2.如权利要求1所述的像素结构，其特征在于，所述的像素结构还包括一数据线，设置于所述第一次像素区的一侧，且所述数据线与所述第一源极电性连接。

3.如权利要求2所述的像素结构，其特征在于，所述的像素结构还包括一共通线，设置于所述基板上，其中所述共通线与所述第一像素电极部分重叠而构成第一储存电容，且所述共通线与所述第二像素电极部分重叠而构成第二储存电容。

4.如权利要求3所述的像素结构，其特征在于，所述共通线与所述第一像素电极的重叠面积不同于所述共通线与所述第二像素电极的重叠面积。

5.如权利要求3所述的像素结构，其特征在于，所述共通线包括第一共通线段，设置于所述第一次像素区与所述第二次像素区之间的所述基板上。

6.如权利要求5所述的像素结构，其特征在于，所述第一栅极线、所述第二栅极线与所述第一共通线段由第一金属层所构成。

7.如权利要求6所述的像素结构，其特征在于，所述数据线包括第一数据线段，设置于所述第一次像素区的周边、邻近所述第一开关元件并与所述第一栅极线交错，且所述第一数据线段由第二金属层所构成。

8.如权利要求7所述的像素结构，其特征在于，所述共通线包括第二共通线段，设置于所述第一次像素区的周边，所述数据线包括第二数据线段，与所述第一数据线段电性连接，所述第二共通线段由所述第二金属层所构成，所述第二数据线段由所述第一金属层所构成，且所述第二共通线段与所述第二数据线段部分重叠。

9.如权利要求3所述的像素结构，其特征在于，所述第一栅极线与所述第二栅极线由第一金属层所构成，所述数据线由第二金属层所构成，且所述共通线由第三金属层所形成。

10.如权利要求3所述的像素结构，其特征在于，所述第一栅极线、所述第二栅极线与所述共通线由第一金属层所构成，而所述数据线由第二金属层所构成。

11.如权利要求1所述的像素结构，其特征在于，所述的像素结构还包括一间隔物设置于所述基板上。

12.如权利要求11所述的像素结构，其特征在于，所述第二像素电极包括一缺口，且所述间隔物对应所述第二像素电极的所述缺口。

13.如权利要求3所述的像素结构，其特征在于，所述的像素结构还包括包括一间隔物设置于所述共通线之上。

14.如权利要求3所述的像素结构，其特征在于，所述的像素结构还包括第一延伸部与第二延伸部，所述第一延伸部与所述第一漏极电性连接且所述第一延伸部与所述共通线部分重叠而构成第三储存电容，所述第二延伸部与所述第二漏极电性连接且所述第二延伸部与所述共通线部分重叠而构成第四储存电容。

15.如权利要求14所述的像素结构，其特征在于，所述第一栅极线、第二栅极线与所述共通线由第一金属层所构成，且所述数据线、所述第一延伸部与所述第二延伸部由第二金属层所构成。

16.如权利要求14所述的像素结构，其特征在于，所述第一延伸部与所述共通线的重叠面积不同于所述第二延伸部与所述共通线的重叠面积。

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