CN101568907B - 不采用本地振荡器而产生用于存储器访问的时钟 - Google Patents

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Abstract

在需要较低功耗的电路中，提供了一种访问电子存储器的方法，从而在访问电子存储器中的数据时不需要激活的振荡器。因而本发明提供了一种从控制器访问电子存储器的方法，所述控制器从数据中产生其自己的时钟信号，与电耦合至控制器的总线通信。有利地，该方法使得在将电路的子集断电以减小功耗的情况下可以继续访问存储器，电路的子集之一是振荡器。

Description

不采用本地振荡器而产生用于存储器访问的时钟 
技术领域
本发明涉及电子电路技术领域，更具体地，涉及电子存储器电路的节能。 
背景技术
尽管自从二十世纪70年代第一次引入微处理器以来处理能力和存储容量发生了巨大的改变，然而微型计算机及其操作的基础技术还基本保持不变。这种基础操作的重要元素是在启动(开启或重启)微处理器或微计算机时执行的串行存在检测(SPD)。SPD是存储于RAM存储器模块中的信息，向微计算机的基本输入/输出系统(BIOS)告知模块的大小、数据宽度、速度、以及电压。BIOS使用该信息来适当地针对可靠性和性能来配置存储器。如果存储器模块不具有SPD，则BIOS假定存储器模块的信息。有时这是没有问题的，然而在其他时候，如在SDRAM存储器中常见的，计算机可能根本没有启动或者在计算机启动时所假定的信息可能引起致命的异常错误。 
因为如同许多集成电路技术一样，这样的集成电路(IC)已经被开发为访问RAM存储器模块中的SPD信息，所以可以具有以下商业上的益处：将整体计算机内的附加功能性集成到与执行SPD过程的半导体管芯相同的半导体管芯。因此将这样的SPD与自备温度传感器集成在一起是常见的。这提供了以下优点：如，减少了部件数量，减少了存货量(inventory)，减小了微处理器覆盖区(footprint)，以及降低了成本。然而，得到的集成电路具有更高的功耗，这对于PC内的主板应用来说不是关键的，而对于要供手持、便携、以及远程应用使用的微计算机的设计者而言是关键方面，其中这些微计算机的电力主要来自于电池模块。备选地，为了更低的制造成本以及标准化而将IC用作公共平台的一部分也具有功耗提高的缺点，因为通常所有提供的公共平 台变型不需要完全的IC功能性。 
大部分现有技术多功能IC中功耗的调整是通过以下方式来执行的：向集成电路提供控制信号以命令集成电路应当为IC的哪个部分供电以及哪个部分不供电。然而，在集成电路的现有技术实例中常见的是，对IC的一部分永久供电，因为这些部分对于多于单个功能来说是公共的，例如，在集成的SPD和温度感测电路内，对振荡器保持供电，即使振荡器是电路总体功耗的主要部分，这是因为振荡器用于产生时钟以访问集成电路内的存储器以及被温度感测电路使用。有利的是克服现有技术的上述缺点中的一些缺点。 
发明内容
根据本发明，提供了一种集成电路，该集成电路包括：第一电路，用于支持第一电路功能；第二电路，用于支持第二电路功能；数字接口电路，用于从集成电路外部接收振荡器信号；振荡器电路，在集成电路内部，用于提供第一时钟信号；以及控制电路。所述控制电路用于在第一操作模式下使能第一电路并为第一电路和第二电路当中的至少一个提供第一时钟信号，在第二操作模式下禁用集成电路内部的振荡器电路，禁用第二电路，以及从集成电路外部接收振荡器信号并以接收到的振荡器信号来驱动第一电路， 
其中，所述第一电路包括串行存在检测电路。 
根据本发明的另一实施例，提供了一种操作集成电路的方法，包括： 
(a)提供第一电路，所述第一电路用于支持第一电路功能； 
(b)提供第二电路，所述第二电路用于支持第二电路功能； 
(c)提供数字接口电路，所述数字接口电路用于从集成电路外部接收振荡器信号； 
(d)提供振荡器电路，所述振荡器电路在集成电路内部并且用于提供第一时钟信号；以及 
(e)提供控制电路，所述控制电路用于建立第一操作模式和第二操作模式，所述第一操作模式包括至少使能第一电路并为第一电路和第二电路中的至少一个提供第一时钟信号，所述第二操作模式包括 至少禁用在集成电路内部的振荡器电路，禁用第二电路，以及从集成电路外部接收振荡器信号并以接收到的振荡器信号来驱动第一电路， 
其中，所述驱动第一电路包括提供串行存在检测操作。 
根据本发明的另一实施例，提供了一种计算机可读介质，在所述计算机可读介质中存储有与预定的计算设备格式对应的数据。由合适的计算设备来执行数据使得提供集成电路，所述集成电路包括：第一电路，用于支持第一电路功能；第二电路，用于支持第二电路功能；数字接口电路，用于从集成电路外部接收振荡器信号；振荡器电路，在集成电路内部，用于提供第一时钟信号；以及控制电路。所述控制电路用于在第一操作模式下使能第一电路并为第一电路和第二电路当中的至少一个提供第一时钟信号，在第二操作模式下禁用集成电路内部的振荡器电路，禁用第二电路，以及从集成电路外部接收振荡器信号并以接收到的振荡器信号来驱动第一电路。
附图说明
现在将结合以下附图来描述本发明的示例实施例，附图中： 
图1A是典型PC主板的照片，示出了用于RAM存储器模块的多个插入点。 
图1B是标准DRAM存储器模块的照片，该标准DRAM存储器模块与图1的PC主板上用于RAM存储器模块的多个插入点装配在一起。 
图2示出了从SPD电路到RAM存储器模块的标准2线通信。 
图3示意性地示出了在组合的SPD和温度传感器IC内的本发明示例实施例。 
图4示意性地示出了本发明第一示例实施例的示例状态流程图。 
图5示出了根据本发明第一示例实施例的、从EEPROM读取的当前地址的示例时序图。 
图6示出了根据本发明第一示例实施例的、从EEPROM读取的选择性地址的示例时序图。 
具体实施方式
图1A是典型的PC主板100的照片，示出了用于RAM存储器模块的多个插入点。所示的是184-管脚DIMM插口170，它是该典型PC主板的四个插口之一。184-管脚DIMM插口170的关键元素是第一接触部分170、中央脊(central ridge)172以及第二接触部分173。如图2所示，在RAM存储器模块160插入184-管脚DIMM插口170时，第一和第二接触部分170和173提供与RAM存储器模块160上184个焊盘的电接触。单个中央脊172防止其他RAM存储器模块的不正确插入。 
还可以部分地或完全地将184-管脚DIMM插口170替换成支持不同存储器模块的其他元件。因此，PC主板100可选地支持许多不同的存储器格式、物理大小以及存储器容量。被替换成SPD的并行存在检测解决了这种问题。 
图1B是标准DRAM存储器模块160的照片，所述DRAM存储器模块160与图1所示的PC主板上的184-管脚DIMM插口170装配在一起。如所示出的，标准DRAM存储器模块160包括电路165，在所述电路160上安装并电互连多个表面安装存储器芯片161。如所示出的，有8个表面安装存储器芯片161，这样，如果每个表面安装存储器芯片161是128k，则标准DRAM存储器模块160为微型计算机提供1024k(1Mb)的RAM存储器。如果每个表面安装存储器芯片161是256k，则标准DRAM存储器模块160提供2048k(2Mb)的RAM。 
还示出了第一电触点162和第二电触点163，所述第一电触点162是在电路165的每侧由52个焊盘组成的阵列，所述第二电触点163是在电路165的每侧由40个焊盘组成的阵列。这样，电路165的每侧提供92个焊盘，使得整个电路165具有184个焊盘以便与图1的184-管脚DIMM插口170中的184个接触管脚匹配。还示出了电路165中的沟槽164，沟槽164与图1的184-管脚DIMM插口170的单个中央脊172的位置和深度匹配。 
随着半导体制造工艺的改进，可选地提高了装配在每个表面安装存储器芯片161内的每个存储器IC的容量。同样对于其他应用而言，因为小模块仍然在商业上可用，所以可选地RAM模块在存储器容量方面较小。 
图2示出了从SPD电路220到RAM存储器模块201至207的标准2线 通信。典型地，SPD电路220以每侧2-3mm的覆盖区构成单个6-管脚或8-管脚表面安装封装。这样，SPD电路220构成了图1的PC主板100的非常小的元件，PC主板100是工业标准ATX设计，尺寸为259mm×244mm(11.6”×9.6”)，一般双面组装电子元件。这样，SPD电路220构成了ATX PC主板100覆盖区的大约0.01％，但是没有SPD电路220主板无法工作。 
SPD电路220使用内置集成电路(I2C)2线总线接口标准来进行操作，从而分别具有时钟和数据端口221和222，向RAM存储器模块201至207提供I2C信令。RAM存储器模块201至207符合Joint ElectronDevice Engineering Council(JEDEC)标准，该标准需要在位于RAM存储器模块201至207中的每个RAM存储器模块上的电可擦写可编程只读存储器(EEPROM)的低128字节中放置特定的参数。这些字节包含定时参数、制造商、序列号、以及与模块有关的其他信息。JEDEC标准还指示RAM存储器模块201至207的哪两个触点被用于SPD通信。 
从SPD电路220开始的I2C通信包括从时钟部分221提供的串行信号时钟(SCL)以及与数据端口222电连接的串行数据输入/输出总线(SDA)。经由第一触点将SCL传送至RAM存储器模块201至207中的每一个，其中，为了简单仅分别针对第一和第二存储器模块201和202示出了第一触点。这样，将SCL信号分别提供给第一和第二存储器模块201和202的端口201a和202a。同样，将SDA分别提供给第一和第二存储器模块201和202的端口201b和202b。SCL和SDA线中的每一个经由负载电阻器221分别连接至终端231和232处的电源VDD。通过将三个地址管脚SA0 201c和202c、SA1 201d和202d、以及SA2 201e和202e连接至电源轨VDD或接地，建立RAM存储器模块201至207中的第一个的地址。这样，RAM存储器模块的地址如表1所示。 
表1 
Figure G2007800469281D00061
在操作中，RAM存储器模块201至207中的每一个具有由184-管脚DIMM插口170建立的DIMM位置，被插入PC主板100中。然后SPD电路220与RAM存储器模块201至207中的每一个通信并从中提取存储器数据。存储器数据典型地包括225字节的数据，在表2中示出了这些数据的示例性字节。 
表2 
  0  定义由制造商写入串行存储器的字节数
  1  SPD存储器字节的总数
  2  基本存储器类型(FPM或EDO)
  3  存储器设备上的行地址数
  4  存储器设备上的列地址数
  5  该存储器设备上的物理存储体(physical bank)数
  6  该模块上的数据宽度
  7  数据宽度(继续的)
  8  模块电压接口电平
图3示意性地示出了在组合的I2C SPD和温度传感器IC 300内的本发明示例实施例。示出了针对组合的SPD和温度传感器IC 300的、用 于封装的的表面安装8-管脚封装变型。在组合的SPD和温度传感器IC300内示出了∑Λ温度传感器302，∑Λ温度传感器302包括偏置电路302a、带隙参考电路302b、振荡器302c、以及上电复位电路302d，所有这些电路都与∑Λ调制器302e相耦合。将来自∑Λ调制器302e的输出信号提供给11位模数转换器303。在操作中，∑Λ温度传感器302连续地监控并更新其温度读数，然后将读数转换成数字信号并传递至数据温度寄存器304，在所述数据温度寄存器304中将数据以11位2的补码格式存储。 
利用控制逻辑块305读取存储于数据温度寄存器304中的数字数据，并将其馈送至数据寄存器块307，其中使用临界寄存器(criticalregister)307a将从数据温度寄存器304提取的温度数据与临界温度相比较，超过临界温度的与临界寄存器307b相比较，临界温度以下的与临界寄存器307c相比较。此外，数据寄存器块307具有配置块307e和安全块307f。将通过寄存器比较而得到的结果返回控制逻辑块305，并可选地通过SPD和温度传感器IC 300的控制I2C总线将该结果作为判决数据来提供，这是以存在于管脚300a处的位A0、存在于管脚300b处的位A1、以及存在于管脚300c处的位A2实现的。 
此外，控制逻辑块305在管脚300f处提供事件输出信号，该事件输出信号是经由驱动器308提供的。根据控制逻辑块305判决，管脚300f处的事件输出信号可选地用作开/关切换信号，如，风扇的开/关切换信号，或作为对主机的中断的开/关切换信号。最后，SPD和温度传感器IC 300的温度段的控制回路采用SPD电力管理电路301，该SPD电路管理电路301与中央逻辑块305通信并且使能/禁用∑Λ温度传感器302的振荡器302c和带隙参考电路302b部分以及上电复位电路302d。 
在操作中，SPD电力管理电路301确定组合的SPD和温度传感器IC300的操作模式，并允许在两种模式(仅SPD模式，以及SPD与温度传感器)下根据控制功能的操作来管理功耗。在仅SPD模式下，SPD电力管理电路301禁用∑Λ温度传感器302的振荡器302c和带隙参考电路302b部分。示例电路中的功耗主要是由于仅用于温度转换的片上振荡器以及关联的带隙电路引起的。通过关闭这些元件使组合的SPD和温 度传感器IC 300的功耗降低。 
当组合的SPD和温度传感器IC 300工作于SPD与温度传感器模式时，SPD电力管理电路301使能振荡器308和带隙参考电路302b。在该示例实施例中，关于使组合的SPD和温度传感器IC 300工作于哪种模式下的判决是通过简单地通过管脚300e对电源VDD进行调节来建立的。这使得不需要通过控制总线来控制组合的SPD和温度传感器IC300(如，通过分别存在于管脚300a、300b、以及300c处的位A0、A1、以及A2来实现的)。备选地，使用另一种模式选择方法。 
现在参考SPD和温度传感器IC 300的SPD功能，控制块305与2线I2C接口306通信，所述2线I2C接口306接收耦合在SCL管脚300g处的串行时钟信号(SCL)，以及耦合在SDA管脚300h处的串行数据信号(SDA)。在通过SPD和温度传感器IC 300的控制I2C总线来传输(如，通过分别存在于管脚300a、300b、以及300c处的位A0、A1、以及A2来实现的)之前，将关于存储器模块的接收数据可选地存储在EEPROM 312中。 
如所示出的，在控制软件中对EEPROM 312的一部分即保留内存312a进行写保护，允许将其配置为永久性的或可逆写保护存储器以存储数据。数据可选地包括：针对临界寄存器307a、超出寄存器307b、以及低于寄存器307c的设置，以及设备识别性，以及针对可配置滞后的设置。目前为止尚未描述的SPD和温度传感器IC 300的最后两个管脚是通过管脚300d的VSS连接(典型地，地)，以及通过管脚300e的VDD连接。 
所接收的存储器模块数据的可选存储，在组合的SPD和温度传感器IC 300在电源电压VDD(如施加在管脚300e处的电源电压VDD，其支持对EEPROM 312的读写操作)下工作时，被可选地存储在EEPROM310中。在较低的电源电压下，组合的SPD和温度传感器IC 300仅支持从EEPROM 312的读操作。因此，可以由中央逻辑块305从EEPROM312中提取配置设置，允许如同在仅SPD模式下设计的那样操作组合的SPD和温度传感器IC 300，但是不允许向EEPROM 312的写操作。当使能了这种向EEPROM 312的写操作时，EEPROM 312允许存储存储器 模块数据和温度事件。 
在现有技术方法中，因为没有在不采用振荡器308的情况下操作EEPROM 312的装置，所以通过关闭带隙参考电路302b来减小这种电路功耗。因此，功耗并未完全达到最优。在本发明的示例实施例中，组合的SPD和温度传感器IC 300包括附加的时钟产生器309。该时钟产生器309根据在SPD过程中接收到的SCL和SDA数据来产生针对EEPROM 312读操作的读时钟信号。如果组合的SPD和温度传感器IC300工作于仅SPD模式下，则在EEPROM 312读操作中采用这个产生的时钟信号。如果组合的SPD和温度传感器IC 300工作于温度传感器与SPD的双模式下，则同时时钟产生器309仍然产生读时钟信号，然而该读时钟信号被丢弃，并且取而代之地采用振荡器308的输出。在采用SPD电力管理电路301的情况下，将时钟产生器309设计为根据电源电压VDD来选择提供给EEPROM 312的时钟信号。 
如同在仅SPD模式下的示例实施例中所描述的一样，操作组合的SPD和温度传感器IC 300时的示例功耗减小，是可以通过对电路元件操作条件的其他调节来实现的。示例包括而不限于将其他电路功能块添加到断电状态中，如数据寄存器块307、11位模数转换器303、以及数据温度寄存器304。 
如示例实施例所示，针对EEPROM 312的读命令的产生是从其他电路直接执行的，而不是在振荡器断电的事件下产生时钟信号。由I2C主控制器直接产生读命令和定时，例如，在图3的示例实施例中，2线I2C接口306和外部I2C设备，通过管脚300a上的位A0、管脚300b上的位A1、以及管脚300c上的位A2，经由控制I2C总线，提供与SPD和温度传感器IC 300之间的接口。备选地，由整个电路内的其他逻辑电路来产生读命令和定时，例如图3中示例实施例的控制逻辑块305。 
图4示意性地示出了状态机400内所使用的逻辑的示例实施例，构成时钟产生器309，以产生针对EEPROM(如图3的EEPROM 312)的EEPROM读信号。如所示出的，状态机具有四个状态，即，IDLE、ADDR、READ以及RDY。为了执行读操作，状态机周期通过所有四个状态而断言适当状态下的必要读信号。每个状态作用如下： 
IDLE：这是状态机400的空闲状态，如果没有来自于主控制器的读请求，则状态机保持在IDLE状态。然而，主控制器发出的读请求使得状态机进入下一状态，ADDR状态。 
ADDR：在该状态下，状态机400将地址总线上的读地址分配给EEPROM，并且在下一时钟周期进行至READ状态。 
READ：EEPROM在该状态下断言其读选通。该读选通是针对一个SCL时钟周期而断言的。这使得开始了EEPROM的读过程。状态机在下一时钟沿进行至下一状态，RDY。 
RDY：在该状态下，状态机400等待读取的完成。如果读取完成，则断言数据采样选通，并且在下一SCL时钟对数据进行采样。将该读数据存储在数据寄存器中。状态机然后返回IDLE状态。 
在图4所示状态机的状态序列中，在控制状态机在状态之间转变的过程当中，存在三个其他的信号。这三个信号是： 
！resetn：该信号提供给状态机400的回路，使得在没有来自于主控制器的读请求时，状态机在IDLE状态下保持空闲。 
！start_rd：该命令是由主控制器发出的，使得状态机从IDLE转变到ADDR。这样，该命令是来自于主控制器的EEPROM读请求。 
！rdy：该信号提供给状态机400的回路，使得状态机保持在该状态下，直到有来自于EEPROM的应答通知读取完成为止。 
在状态机400的示例实施例中，其中状态机400是I2C主控制器的一部分，ADDR状态是可以是当前地址读取(CAR)或选择性地址读取(SAR)这两种类型的EEPROM读取之一，以下将分别参考图5和6来对这两种读取进行说明。 
对于当前地址读取，主控制器利用读请求来对EEPROM进行寻址，并从EEPROM的内部地址指针所指向的地址中预期数据。这样，主控制器不提供读地址。当主控制器发出这样的请求时，在I2C总线上将当前在数据寄存器中的数据移出，并同时通过使用从主控制器提供的SCL时钟来读取在下一个EEPROM地址中存储的数据。在这种情况下，如果主控制器执行另一个CAR操作，则可以容易地在I2C接口上将数据移出。 
表3 
  501   Count-   标记SCL周期
  502   SCL-   I2C串行时钟
  503   SDA-   I2C串行数据
  504   lpr-rd-ptr   内部读取地址指针
  505   Start-lpr-rd   指示来自于主控制器的读请求
  506   e2-scl-rd-state   状态机状态寄存器
  507   lpr-e2-addr   EEPROM地址总线
  508   lpr-e2-stread   读选通
  509   ld-lpr-rd-data   采样读数据选通
  510   inc_lpr_rd_ptr   在完成当前EEPROM读取之后递增读取指针
  511   lpr_rd_data   读取数据寄存器
如图5所示参考CAR时序图说明了这种CAR操作。关于图5的CAR时序图，表3中的描述涉及所示的信号。如图5所示，存在计数器501，以便作为过程内的时隙的参考，由SCL 502表示I2C串行时钟，由SDA503表示I2C串行数据。在SCL 502的前9个时钟周期中，对EEPROM进行寻址以进行EEPROM读操作，SDA 503的第8个周期是HIGH，指示读周期。在SCL 502的后面9个时钟周期中移出读数据。可以看出，当移出读数据时，状态机周期通过状态0 IDLE、1 ADDR、3 READ、2RDY、0 IDLE，并且EEPROM下一存储位置中的数据被读取。 
在对EEPROM进行SAR操作的过程中，I2C主控制器提供要读取的位置的读地址。在这种情况下，I2C主控制器以EEPROM地址来更新读指针，其中从所述EEPROM地址读取数据并在此之后向EEPROM发出读请求。参考如图6所示的SAR时序图来说明这种SAR操作。关于图6的SAR时序图，表4中所提供的描述涉及所示的信号。 
表4 
  601   Count-   标记SCL周期
  602   SCL-   I2C串行时钟
  603   SDA-   I2C串行数据
  604   ld-lpr-rd-ptr   从主片载入具有读地址的读指针
 
  605   lpr-rd-ptr   内部读地址指针
  606   new_ptr   指示主片以新的地址更新了指针寄存器
  607   start   12C起始条件
  608   lpr-sel-rd   使用读指针所指向的位置开始选择性读取  EEPROM
  609   start-lpr-rd   指示来自主控制器的读请求
  610   e2-scl-rd-state   状态机状态寄存器
  611   lpr-e2-addr   EEPROM地址总线
  612   lpr-e2-stread   读选通
  613   ld-lpr-rd-data   采样读数据选通
  614   inc-lpr-rd-ptr   在完成当前EEPROM读取之后递增读指针
  615   lpr-rd-data   读数据寄存器
如从图6可以看出，在I2C主控制器对执行读操作的部分进行寻址的过程中，I2C主控制器执行对EEPROM的读操作。在更新了指针寄存器之后，读逻辑等待来自于I2C主控制器的读条件以开始读请求。这样，在I2C主控制器完成SAR的寻址阶段之前就准备好了读数据。在该示例中，读逻辑在触发起始条件之前一直等待的基础是，在起始条件之后，I2C主控制器在SCL602上发出9个时钟脉冲，从而在该时间内安全地完成了读操作。本领域技术人员将清楚，分别针对图5和6中的CAR和SAR所描述的示例实施例，在没有振荡器308时钟运行的情况下进行EEPROM读取，在使用时钟SCL 502方面提供了优点。首先，因为禁用了片上时钟，所以节约了电力。其次，通过使用寄存器，使得所得到的设计仍然是完全同步的。这样，时钟树合成和静态定时分析的标准数字设计技术是可用的，并确保了设计的鲁棒性操作。 
本领域技术人员将清楚，在组合的SPD和温度传感器IC 300的仅SPD模式下操作的过程中，时钟信号SCL 502用于替换振荡器308是有用的。这样，使用受I2C主控制器控制的操作或者其他相关或不相关的电路逻辑，其他实施例可以采用从I2C接口提取的时钟信号。 
在不脱离本发明的范围的前提下，可以想到许多其他实施例。 

Claims (18)

1.一种集成电路，包括：
(a)第一电路，用于支持第一电路功能；
(b)第二电路，用于支持第二电路功能；
(c)数字接口电路，用于从集成电路外部接收振荡器信号；
(d)振荡器电路，在集成电路内部，用于提供第一时钟信号；以及
(e)控制电路，用于在第一操作模式下使能第一电路并为第一电路和第二电路当中的至少一个提供第一时钟信号，在第二操作模式下禁用集成电路内部的振荡器电路，禁用第二电路，以及从集成电路外部接收振荡器信号并以接收到的振荡器信号来驱动第一电路，
其中，所述第一电路包括串行存在检测电路。
2.根据权利要求1所述的集成电路，其中，所述第一电路包括存储器电路；所述驱动第一电路包括操作存储器电路。
3.根据权利要求1所述的集成电路，其中，所述数字接口电路支持遵从数字通信协议的通信，所述数字通信协议是以下协议当中的至少一种：内置集成电路、通用串行总线、系统管理总线、PMCIA、物理以太网、无线以太网、PCI、SCI、SCSI、IEEE 488、RS-232、RS-422、RS-423、以及SPI。
4.根据权利要求1所述的集成电路，其中，所述数字接口电路是内置集成电路。
5.根据权利要求1所述的集成电路，其中，所述第一电路至少包括锁相环，所述锁相环至少依赖于所接收的振荡器信号而同步。
6.根据权利要求5所述的集成电路，其中，所述数字接口电路支持遵从数字通信协议的通信，所述数字通信协议是以下协议当中的至少一种：内置集成电路、通用串行总线、系统管理总线、PMCIA、物理以太网、无线以太网、PCI、SCI、SCSI、IEEE488、RS-232、RS-422、RS-423、以及SPI。
7.根据权利要求5所述的集成电路，其中，所述数字接口电路是内置集成电路。
8.根据权利要求2所述的集成电路，其中，所述存储器电路是以下存储器当中的至少一种：随机存取存储器、只读存储器以及闪存。
9.根据权利要求1所述的集成电路，其中，第一电路、第二电路、数字接口电路、振荡器电路以及控制电路当中的至少一个是集成电路，所述集成电路采用基于硅、硅锗、砷化镓、磷化铟、氮化镓以及聚合物当中的至少一种的半导体技术来制造。
10.一种操作集成电路的方法，包括：
(a)提供第一电路，所述第一电路用于支持第一电路功能；
(b)提供第二电路，所述第二电路用于支持第二电路功能；
(c)提供数字接口电路，所述数字接口电路用于从集成电路外部接收振荡器信号；
(d)提供振荡器电路，所述振荡器电路在集成电路内部并且用于提供第一时钟信号；以及
(e)提供控制电路，所述控制电路用于建立第一操作模式和第二操作模式，所述第一操作模式包括至少使能第一电路并为第一电路和第二电路中的至少一个提供第一时钟信号，所述第二操作模式包括至少禁用在集成电路内部的振荡器电路，禁用第二电路，以及从集成电路外部接收振荡器信号并以接收到的振荡器信号来驱动第一电路，
其中，所述驱动第一电路包括提供串行存在检测操作。
11.根据权利要求10所述的方法，其中，所述提供第一电路包括提供存储器电路；所述驱动第一电路包括操作存储器电路。
12.根据权利要求10所述的方法，其中，所述提供数字接口电路包括：提供支持数字通信协议的接口，所述数字通信协议是以下协议当中的至少一种：内置集成电路、通用串行总线、系统管理总线、PMCIA、物理以太网、无线以太网、PCI、SCI、SCSI、IEEE488、RS-232、RS-422、RS-423、以及SPI。
13.根据权利要求10所述的方法，其中，所述提供数字接口电路包括提供内置集成电路。
14.根据权利要求10所述的方法，其中，所述驱动第一电路包括至少提供锁相环，所述锁相环至少依赖于所接收的振荡器信号而同步。
15.根据权利要求14所述的方法，其中，所述提供数字接口电路包括提供支持数字通信协议的接口，所述数字通信协议是以下协议当中的至少一种：内置集成电路、通用串行总线、系统管理总线、PMCIA、物理以太网、无线以太网、PCI、SCI、SCSI、IEEE488、RS-232、RS-422、RS-423、以及SPI。
16.根据权利要求14所述的方法，其中，所述提供数字接口电路包括提供内置集成电路。
17.根据权利要求11所述的方法，其中，所述提供存储器电路包括提供以下存储器中的至少一种：随机存取存储器、只读存储器、以及闪存。
18.根据权利要求10所述的方法，其中，提供第一电路、第二电路、数字接口电路、振荡器电路以及控制电路中的至少一个包括：提供集成电路，所述集成电路采用基于硅、硅锗、砷化镓、磷化铟、氮化镓以及聚合物当中的至少一种的半导体技术来制造。
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