CN101556902B - 半导体元件图案化的工艺方法 - Google Patents

Abstract

本发明公开一种半导体元件图案化的工艺方法，包括步骤如下：提供一基底，依序形成一目标层以及一衬层于该基底上；图案化该衬层，该衬层形成多个矩形岛状结构单体；接着，形成一间隙壁材料层于所述多个矩形岛状结构单体和该目标层上；然后，除去部分间隙壁材料层，形成一间隙壁于各所述多个矩形岛状结构单体的侧壁；除去所述多个矩形岛状结构单体，并借该间隙壁当作硬掩模，进行蚀刻，以去除部分该目标层。利用本发明的方法可有效提高迭对精度，因此可缩小电子元件的面积，于晶片基板上制作出数量更多且面积更小的二维结构。

Description

半导体元件图案化的工艺方法

技术领域

本发明涉及半导体工艺方法，特别涉及一种半导体元件图案化的工艺方法，形成一间隙壁，借该间隙壁当做硬掩模，经过半导体工艺，于一基底上形成二维岛状物图案化结构。

背景技术

随着集成电路工艺技术的不断进步，集成电路元件的尺寸也缩小到100nm以下，在意义上象征进入一个技术的新纪元。目前晶片基板上每单位面积的电子元件数越高，则其所表现的效能越高(容积越大、操作速度越快与功率消耗越低)，倘若还要更进一步增加晶片基板每单位面积的电子元件数，势必需要制造更微小尺寸的电子元件，如此就需要发展提升工艺技术的分辨率，才可以有更多的电子元件设置于晶片基板上；然而，这意味着更多与更复杂挑战的出现，因为缩小元件的技术是有极限的，在工艺中会碰到许多技术的瓶颈。

在半导体制造的集成电路(IC)生产与发展过程中，其中光刻技术(Lithography)扮演了重要角色，其中光刻技术的改进大多数都以光学改进的方式，去提升图案转移(Pattern Transfer)的分辨率(Resolution)，降低线宽的临界尺寸(CD：Critical Dimension)，用以增加晶片基板每单位面积的电子元件数。

但目前半导体制造技术在光学光刻技术上存在一定的尺寸极限，其受到光学的物理限制，因此线宽无法缩小，使得图案转移的分辨率无法提高；除此之外，当电子元件尺寸越小，传统黄光光刻方式的迭对精度(Overlay)的控制也越困难。同时在其它光刻技术如电子束光刻(E-beam)、超紫外光光刻(EUV)等也面临实际生产力(Throughput)及器械材料研发的瓶颈。

2007年10月25日Yang等人的发明公告于美国(US 2007/0249174)，其揭露一种图案化不同宽度纳米结构的方法，借由依序形成一覆盖层(cap layer)与一挡层(dummy layer)于基板(substrate)上；并图案转移不同宽度的图案于该挡层(dummy layer)，蚀刻露出该挡层(dummy layer)的左、右侧壁与该覆盖层(cap layer)；接着，形成一间隔层(spacers)于该挡层(dummy layer)的左右侧壁；然后除去该挡层(dummylayer)留下该间隔层(spacers)，以该间隔层(spacers)当作掩模进行蚀刻，得到不同宽度纳米结构；虽然Yang等人能制作出不同宽度的纳米结构，但是仅公开直线图形结构的制作方式，对于增加晶片基板每单位面积的电子元件数帮助有限。

发明内容

于是，本发明人认为上述缺点是可以改善的，提出一种合理且有效的改善上述缺点的本发明。

本发明的主要目的，在于提供一种半导体元件图案化的工艺方法，除可有效提高迭对精度外，还可于晶片基板上制作出数量更多且面积更小的二维结构。

为了达成上述的目的，本发明提供一种半导体元件图案化的工艺方法，其中步骤包括：提供一基底，该基底表面依序形成有一目标层和一衬层；图案化该衬层，形成多个矩形岛状结构单体于该目标层上，且所述多个矩形岛状结构单体以对称式棋盘排列方式形成于该目标层上；形成一间隙壁于各所述多个矩形岛状结构单体的侧壁上，并暴露部分目标层；移除所述多个矩形岛状结构单体；以及选择性地移除部分目标层，借此而在该目标层上形成排列密度高于对称式棋盘排列的阵列式排列的图案。

本发明提供另一种半导体元件图案化的工艺方法，其中步骤包括：提供一基底，该基底表面依序形成有一目标层和一衬层；图案化该衬层，形成多个矩形岛状结构单体于该目标层上，且所述多个矩形岛状结构单体以对称式棋盘排列方式形成于该目标层上；形成一间隙壁于各所述多个矩形岛状结构单体的侧壁上，并暴露部分目标层；形成一填充层以覆盖该暴露部分目标层；移除该间隙壁层；以及以该填充层以及所述多个矩形岛状结构单体为硬罩层，以部分地移除该目标层，借此而在该目标层上形成排列密度高于对称式棋盘排列的阵列式排列的图案。

本发明具有以下有益效果：

1、避免在晶片制造中，上下图案层偏移所导致的迭对(Overlay)误差，有效提高迭对(Overlay)精度，可缩小电子元件的面积，制作出更微小的电子元件，故晶片基板上能制造出数量更多的电子元件。

2、以对称式棋盘(Checkerboard，CKB)单位排列，非常适合高深宽比的蚀刻工艺。

3、使得重做率(Rework Rate)降低，进而减少人力与材料的浪费，缩减工艺成本的负担。

4、提出一种制作二维岛状物图案化结构的工艺方法，该方法具有自对准(Self-Aligned)的特性，解决已知光学的物理限制问题，对于增加晶片基板上每单位面积的电子元件数非常有帮助。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明，并非用来对本发明加以限制。

附图说明

图1是本发明的半导体元件图案化的工艺方法的步骤流程图。

图2A～图8B是本发明的半导体元件图案化的工艺方法的示意图。

图9是本发明的半导体元件图案化的工艺方法的另一步骤流程图。

图10A～图17B是本发明的半导体元件图案化的工艺方法的另一示意图。

并且，上述附图中的各附图标记说明如下：

(本发明)

10基底

12目标层

14衬层

142矩形岛状结构单体

16间隙壁材料层

162间隙壁

18填充层

具体实施方式

请参阅图1所示，本发明提出一种侧壁双重图案的工艺方法，包括步骤如下：

S110：首先，提供一基底，并且于该基底表面依序形成一目标层以及一衬层。

S120：接着，执行光刻工艺，转移图案至该衬层，然后蚀刻该衬层至暴露出该目标层的表面，该衬层则形成多个以对称式棋盘排列的矩形岛状结构单体于该目标层上，其中，对称式棋盘排列即指所述多个矩形岛状结构单体以交错的方式来排列在该目标层上。

S130：而后，形成一间隙壁材料层于所述多个矩形岛状结构单体与该目标层上，以覆盖部分所述多个矩形岛状结构单体与该目标层。

S140：然后，蚀刻移除部分间隙壁材料层，形成一间隙壁于各所述多个矩形岛状结构单体的侧壁上，并暴露出部分该目标层的表面。

S150：更进一步，蚀刻去除各所述多个矩形岛状结构单体，暴露出部分该目标层，留下该间隙壁。

S160：最后，以该间隙壁当作硬掩模，去除部分该目标层，以此于该目标层上形成图案。

为了帮助本领域技术人员明白并实施本发明，图2A至图8B是说明依据本发明的一实施例的半导体元件图案化的工艺方法的示意图。

请参阅图2A与图2B所示，首先，提供一基底10，并且于该基底10表面依序形成堆叠有一目标层12与一衬层14，其中该基底10为硅、砷化镓、氮化镓、应变硅、硅化锗、碳化硅、钻石、外延层或其它材料，而该目标层12与该衬层14可借由光刻工艺与蚀刻工艺进行图案化。

请参阅图3A与图3B所示，形成图案化的衬层14，并暴露出部分该目标层12。图案化的衬层14为互相间隔排列的多个矩形岛状结构单体142，其中所述多个矩形岛状结构单体142形成于该目标层12上，且所述多个矩形岛状结构单体142为柱状结构，并以对称式棋盘(Checkerboard，CKB)排列方式间隔排列。

接着，请参阅图4A与图4B所示，一沉积工艺，形成一间隙壁材料层16于所述多个矩形岛状结构单体142与该目标层12上，以覆盖部分该目标层12与所述多个矩形岛状结构单体142，该间隙壁材料层16为一氮化物(nitride)层或其它材料，且该间隙壁材料层16借由化学气相沉积法(Chemical Vapor Deposition，CVD)、等离子体辅助化学沉积法(Plasma-Enhancement Chemical Vapor Deposition，PECVD)、原子层沉积法(Atomic Layer Deposition，ALD)、物理气相沉积法(Physical Vapor Deposition，PVD)、旋转涂布法或其它工艺方法形成。

请参阅图5A与图5B所示，由各向异性蚀刻法，对该间隙壁材料层16进行蚀刻，选择性地移除部分的间隙壁材料层16，形成一间隙壁162于各所述多个矩形岛状结构单体142的侧壁上，并暴露出部分该目标层12。

请参阅图6A至图8B所示，以一定的蚀刻比选择性蚀刻，以去除所述多个矩形岛状结构单体142，留下该间隙壁162；接着，以该间隙壁16

2当作硬掩模，对该目标层12进行蚀刻，选择性移除部分目标层12；最后，移除该间隙壁162，留下图案化的目标层12。

请参阅图9，所示为本发明另一实施例，其工艺方法，包括步骤如下：

S310：首先，提供一基底，并且于该基底表面依序形成一目标层以及一衬层。

S320：接着，执行光刻工艺，转移图案至该衬层，然后蚀刻该衬层至暴露出该目标层的表面，该衬层则形成多个以对称式棋盘排列的矩形岛状结构单体于该目标层上，其中，对称式棋盘排列即指所述多个矩形岛状结构单体以交错的方式来排列在该目标层上。

S330：而后，形成一间隙壁材料层于该衬层与该目标层上，以覆盖部分所述多个矩形岛状结构单体与该目标层。

S340：然后，移除部分间隙壁材料层，形成一间隙壁于各所述多个矩形岛状结构单体的侧壁上，并暴露出部分该目标层的表面。

S350：更进一步，填充一填充层于各该间隙壁与该目标层之间形成的凹槽中。

S360：去除该间隙壁，以该填充层与所述多个矩形岛状结构单体为硬掩模，选择性地蚀刻去除部分目标层，借此于该目标层上形成图案。

为了帮助本领域技术人员明白并实施本发明，图10A至图17B是说明依据本发明的另一实施例的半导体元件图案化的工艺方法的示意图。

请参阅图10A与图10B，首先，提供一基底10，并且于该基底10表面依序形成堆叠有一目标层12、一衬层14。该基底10为硅、砷化镓、氮化镓、应变硅、硅化锗、碳化硅、钻石、外延层或其它材料，而该目标层12与该衬层14可由光刻工艺与蚀刻工艺进行图案化。

请参阅图11A与图11B所示，形成图案化的衬层14，并暴露出部分该目标层12。图案化的衬层14为互相间隔排列的多个矩形岛状结构单体142，其中所述多个矩形岛状结构单体142形成于该目标层12上，且所述多个矩形岛状结构单体142为柱状结构，并以对称式棋盘排列(Checkerboard，CKB)方式排列。

接着，请参阅图12A与图12B所示，由一沉积工艺，形成一间隙壁材料层16于所述多个矩形岛状结构单体142与该目标层12上，以覆盖该目标层12与所述多个矩形岛状结构单体142，该间隙壁材料层16为一氮化物(nitride)层或其它材料，该间隙壁材料层16可由化学气相沉积法(Chemical Vapor Deposition，CVD)、等离子体辅助化学沉积法(Plasma-Enhancement Chemical Vapor Deposition，PECVD)、原子层沉积法(Atomic Layer Deposition，ALD)、物理气相沉积法(Physical Vapor Deposition，PVD)、旋转涂布法或其它工艺方法形成。

请参阅图13A与图13B所示，由各向异性蚀刻法，对该间隙壁材料层16进行蚀刻，选择性地移除部分的间隙壁材料层16，形成一间隙壁162于各所述多个矩形岛状结构单体142的侧壁上，并暴露出部分该目标层12。

进一步参阅图14A与图14B所示，形成一填充层18于该间隙壁162与该目标层12所构成的凹槽中，该填充层18的材质与所述多个矩形岛状结构单体142的材质相同，其中该填充层18形成方式是形成一填充材料于该基底10上，该填充材料覆盖所述多个矩形岛状结构单体142、该间隙壁162与暴露的部分该目标层12；接着，以化学机械研磨法(ChemicalMechanical Polishing，CMP)移除部分填充材料，以暴露出所述多个矩形岛状结构单体142与该间隙壁162，形成该填充层18。

请参阅图15A与图15B所示，以一定的蚀刻比进行选择性蚀刻，以去除该间隙壁162，留下所述多个矩形岛状结构单体142与该填充层18并露出该目标层12的部分表面。

请参阅图16A至图17B所示，接着，以所述多个矩形岛状结构单体142与该填充层18作为硬掩模，对该目标层12进行蚀刻，以部分地移除该目标层12；最后，去除所述多个矩形岛状结构单体142与该填充层18，留下图案化的目标层12。

本发明的方法具有下述特点：具有自对准(Self-Aligned)的特性，以该间隙壁当作蚀刻掩模，解决已知晶片制造中，因为上下图案层偏移所导致的迭对(Overlay)误差，故能有效提高迭对(Overlay)精度，进而缩小电子元件的面积，于是晶片基板上可制造出数量更多且更小的电子元件。另外，以对称式棋盘(Checkerboard，CKB)单位排列，非常适合高深宽比的蚀刻工艺，所制作出的二维结构对于增加晶片基板每单位面积的电子元件数非常有帮助，而且因为迭对(Overlay)精度提升，使得重做率(Rework Rate)降低，减少不必要的人力与材料的浪费，缩减工艺成本的负担。

以上所述仅为本发明的优选实施例，并不是用于局限本发明的专利保护范围，因此所有运用本发明说明书及图式内容所做的等效变化，同理都包含于本发明的权利要求保护范围内，特此声明。

Claims (9)

1.一种半导体元件图案化的工艺方法，其特征在于步骤包括：

提供一基底，该基底表面依序形成有一目标层和一衬层；

图案化该衬层，形成多个矩形岛状结构单体于该目标层上，且所述多个矩形岛状结构单体以对称式棋盘排列方式形成于该目标层上；

形成一间隙壁于各所述多个矩形岛状结构单体的侧壁上，并暴露部分目标层；

移除所述多个矩形岛状结构单体；以及

选择性地移除部分目标层，借此而在该目标层上形成排列密度高于对称式棋盘排列的阵列式排列的图案。

2.如权利要求1所述的半导体元件图案化的工艺方法，其特征在于该间隙壁的形成方法包括：

共形地形成一间隙壁材料层于该目标层和所述多个矩形岛状结构单体上，以覆盖部分该目标层和所述多个矩形岛状结构单体；以及

移除部分间隙壁材料层，以暴露部分该目标层。

3.如权利要求2所述的半导体元件图案化的工艺方法，其特征在于移除部分间隙壁材料层的方法包括一各向异性蚀刻法。

4.一种半导体元件图案化的工艺方法，其特征在于步骤包括：

提供一基底，该基底表面依序形成有一目标层和一衬层；

图案化该衬层，形成多个矩形岛状结构单体于该目标层上，且所述多个矩形岛状结构单体以对称式棋盘排列方式形成于该目标层上；

形成一间隙壁于各所述多个矩形岛状结构单体的侧壁上，并暴露部分目标层；

形成一填充层以覆盖该暴露部分目标层；

移除该间隙壁层；以及

以该填充层以及所述多个矩形岛状结构单体为硬罩层，以部分地移除该目标层，以此而在该目标层上形成排列密度高于对称式棋盘排列的阵列式排列的图案。

5.如权利要求4所述的半导体元件图案化的工艺方法，其特征在于该间隙壁的形成方法包括：

共形地形成一间隙壁材料层于该目标层和所述多个矩形岛状结构单体上，以覆盖部分该目标层和所述多个矩形岛状结构单体；以及

移除部分间隙壁材料层，以暴露部分该目标层。

6.如权利要求5所述的半导体元件图案化的工艺方法，其特征在于移除部分间隙壁材料层的方法包括一各向异性蚀刻法。

7.如权利要求6所述的半导体元件图案化的工艺方法，其特征在于该填充层的形成方式包括：

形成一填充材料于该基底上以覆盖所述多个矩形岛状结构单体、该间隙壁和暴露的部分该目标层；以及

移除部分填充材料以暴露所述多个矩形岛状结构单体和该间隙壁。

8.如权利要求4所述的半导体元件图案化的工艺方法，其特征在于该填充层的形成方式包括：

形成一填充材料于该基底上以覆盖所述多个矩形岛状结构单体、该间隙壁和暴露的部分该目标层；以及

移除部分填充材料以暴露所述多个矩形岛状结构单体和该间隙壁。

9.如权利要求8所述的半导体元件图案化的工艺方法，其特征在于移除部分填充材料的方法包括一化学机械研磨法。

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