CN101546302A - 一种多核处理器的互连结构及基于该结构的层次化互连设计方法 - Google Patents

Abstract

本发明属于集成电路设计领域，提供了一种简单、高效的适用于多核处理器的互连结构——局部集中化互连结构，同时提出了一种基于该结构的多核处理器层次化互连设计方法。该集中互连结构，结构简单，能有效降低多核处理器互连面积；同时有很高的灵活性，在处理器核间通信的任务时，不论是局部数据通信还是远距离通信中都可以得到很高的效率和很低的延迟。

Description

一种多核处理器的互连结构及基于该结构的层次化互连设计方法

技术领域

本发明属于集成电路设计领域，涉及一种简单、高效的，适用于多核处理器的互连结构，同时提出了一种基于该结构的多核处理器层次化互连设计方法。该互连结构和层次化互连设计方法可用于多核处理器阵列的互连结构设计，优化处理器核间的数据传输与交换的方式。

背景技术

计算技术的发展一直以来都是追求计算机的高性能的过程，然而一直以来通过提高流水线深度和复杂的结构设计等改善性能的方法已经不能继续有效提高计算机的性能，因此片上多处理器(Chip Multiple processor，CMP)逐渐成为现代处理器设计的热点。

而且，随着器件、工艺和应用技术的不断发展，片上处理器中处理器核的数目必将进一步增加，从目前的几个、十几个发展到几十个甚至更多。当所集成的片上处理器核数目增加时，各个处理器核以及处理器中其它节点之间(比如共享的内存、交叉开关等)的互连及其通信就成为影响多处理器性能的重要因素了。

在具有多个处理器核的片上系统中，要求连接各个处理器核的片上网络提供高速度、高吞吐量、高带宽的互连通信，同时要求用于内部互连的开销要尽量小，也就是说占用芯片的面积小、功耗低。因此多核处理器的互连网络的设计成为了当前研究中的一个热点和难点。

发明内容

本发明的目的在于提供了一种适用于多核处理器的互连结构，同时提出了一种基于该结构的多核处理器层次化互连设计方法。

本发明提供了一种多核处理器的互连结构，在该结构中采用片上互连网络结构，将多核处理器的互连结构从处理器核中独立出来，作为局部集中化互连结构。

在本发明的互连结构中，将一定数量的处理器核与一个集中互连结构相连，并将该集中互连结构与相邻的集中互连结构相连，处理器核的数量和相邻的集中互连结构的数量根据需求进行选择，每个处理器仅与一个集中互连结构相连，处理器核间的通信和数据传递通过集中互连结构来完成。

该互连结构基于路由结构，采用局部集中化互连结构，此结构具有面积小，功耗低，灵活性高等特点，可以高效处理处理器核间局部数据通信和远距离通信。这种局部集中化互连结构具有较低的互连面积和较高的可扩展性。与传统将多路选择器和缓存集成在各个处理器核中的结构相比，此结构可以有效的减少互连中多路选择器和缓存的数量，极大的降低了用于互连的面积。

本发明还提供了一种多核处理器的层次化互连设计方法，对上述的局部集中化互连结构，采用层次化的设计方法，采用层次化的互连设计方法，根据处理器核的数目选择集中互连结构的数量和互连层次。

本发明还提供了一种多核处理器的层次化互连设计方法，对上述采用集中互连结构的多核处理器的互连结构进行层次化互连设计，根据处理器核的数目集中互连结构的数量和互连层次。

本发明的层次化设计方法则可用于多核处理器阵列的互连结构设计，优化处理器核间的数据传输与交换的方式。

附图说明

图1为基于集中互连结构设计的处理器阵列示意图；

图2为集中互连的内部结构；

图3为层次化多核处理器结构设计示意图；

图4为4×4处理器阵列实例化说明示意图。

图中标号说明如下：

101为处理器核；

102为本发明所提供的集中互连结构；

201-204为向四个处理器核进行数据输出的多路选择器(MUX)；

201输出连接西北方向的处理器核；

202输出连接东北方向的处理器核；

203输出连接东南方向的处理器核；

204输出连接西南方向的处理器核；

205-208为向四个集中互连结构进行数据输出的多路选择器(MUX)；

205输出连接北面的集中互连结构；

206输出连接东面的集中互连结构；

207输出连接南面的集中互连结构；

208输出连接西面的集中互连结构；

209-212为来自四个处理器核的输入数据的缓冲存储器(BUFFER)；

209的输入来自西北方向的处理器核；

210的输入来自东北方向的处理器核；

211的输入来自东南方向的处理器核；

212的输入来自西南方向的处理器核；

213-216为来自四个相邻集中互连结构的输入数据的缓冲存储器(BUFFER)；

213的输入来自北面的集中互连结构；

214的输入来自东面的集中互连结构；

215的输入来自南面的集中互连结构；

216的输入来自西面的集中互连结构；

301是LMU单元；

302是MU单元；

303是单个处理器核；

304是多核处理器阵列一层集中互连结构；

305是多核处理器阵列二层集中互连结构；

306是多核处理器阵列三层集中互连结构；

401-404为四个处理器核；

405-407为一层集中互连结构；

408为二层集中互连结构。

具体实施方式

下面结合附图和具体实施方式对本发明的方案作进一步描述。

本发明提出了一种片上互连网络(NOC，network on chip)结构，将多核处理器的互连结构从处理器核中独立出来，作为局部集中互连结构。具体而言，就是采用集中互连结构，将一定数量的处理器核与一个集中互连结构相连，并将该集中互连结构与相邻的集中互连结构相连，处理器核的数量和相邻的集中互连结构的数量根据需求进行选择，每个处理器仅与一个集中互连结构相连，处理器核间的通信和数据传递通过集中互连结构来完成。

图1为采用本发明提出的片上互连网络(NOC，network on chip)结构的互连结构设计的处理器阵列，主要由处理器核101和集中互连结构102构成。各个处理器核101内部不再包含互连结构，相邻的处理器核共用一个集中互连，且每个处理器仅仅与一个集中互连相连，从而组成局部的集中化互连(本专利中将以四个处理器核共用一个集中互连结构进行具体说明)。处理器核之间的通信和数据传递通过集中互连完成。连接于同一个集中互连结构上的多个处理器核可以共享该集中互连中的多路选择器(MUX)和缓存(BUFFER)，从而有效地减少互连结构中MUX和BUFFER的数量，也就是有效地降低了互连的面积。与传统的将MUX和BUFFER集成在各个处理器核中、由各个处理器核独立完成核间数据交互的结构相比，该方案采用集中共享的集中互连结构来负责完成核间通信，省去了各个处理器核中的MUX和BUFFER电路，从而降低了由多核互连引入的芯片面积。

图2为集中互连的内部的结构，集中互连的内部结构主要由输入缓存209-216和输出选择器201-208组成。输入缓存可以分别接受并存储来自于西北、东北、东南、西南四个方向的处理器核的数据中的数据，如输入缓存209-212，也可以接受来自东、南、西、北四个方向的相邻集中互连的数据，如输入缓存213-216；输入的数据经过控制电路对多路选择器(MUX)的选择，分别送入所期望的目的节点，目的节点可以是连接在该集中互连上的四个处理器核，如输出选择器201-204或四个相邻集中互连，如输出选择器205-208。

处理器核以及各个集中互连结构间的数据通信可以通过灵活地配置多路选择器201-208来完成。通过集中互连结构中多路选择器的配置，可以将与该集中互连相连的任意处理器核的数据传送给其他三个连接在同一集中互连上的处理器核，也可以将数据传送给与该集中互连结构相连的其他集中互连结构，继续进行分配，从而实现高效的核间通信。

每个输入端的缓存209-216容量的大小可以根据具体应用需求灵活选择，从而最大限度的提高互连面积的使用效率。

在一个时钟周期之内，集中互连结构可以向四个相邻集中互连结构以及四个与之相连的处理器核同时发送数据。送入相邻集中互连结构的数据存入对应的集中互连结构的输入缓存。而送入处理器核的数据则可以存入处理器的特殊寄存器堆中，供处理器的特殊指令调用。

图3为层次化多核处理器结构的设计示意图。层次化的多核处理器互连设计方法，主要是基于上述集中互连结构，并且根据处理器数量及规模选择多核处理器架构的层次级数。当处理器核的数量为四个或四个以下时，直接采用四个处理器核303共用一个集中互连结构304进行连接，此时四个处理器在同一层结构中，通过一层集中互连结构304连接并且进行数据传输和通信；当处理器核的数量为五到十六个时，可先将四个处理器核和一个集中互连结构构成一个多核处理器单元(MU)302，这四个MU再通过二层集中互连结构305进行连接，此时MU内部网络处于一层，MU内部数据交互通过一层集中互连结构304进行，而四个MU结构处于二层，MU之间的数据交互通过二层集中互连结构305进行；当处理器核的数量为十六个至六十四个时，四个MU则可以继续构成新的处理器整列中的一个单元——LMU 301，LMU内部的MU结构之间同样通过二层集中互连结构305进行数据传输，而四个LMU则处于三层之中，他们之间的数据传输通过三层集中互连结构306进行连接；采用这种方法以此类推，得到大规模多核处理器阵列的层次化互连结构设计。

下面以图4所示的4×4处理器阵列为例，结合图2—4更具体地说明本发明的互连结构。该多核处理器架构整个包括16个处理核，四个一层集中互连结构和一个二层集中互连结构408；其中，每个处理核对于互连网络的输入端口个数为一个，输出端口个数为一个，输入输出数据宽度和处理器核的数据宽度保持一致；处理器核接受来自集中互连结构的输入数据，并且保存在处理器核中特殊寄存器中，供处理器核的特殊指令进行调用。集中互连结构的输入端口个数为7个，输出端口个数也为7个，其中4个输入/输出端口是用来与处理器核进行传输，另外2个输入/输出端口用来与相邻2个同一层次内集中互连结构进行传输，剩下的1个输入/输出端口用来与高一层的集中互连结构进行连接，输入/输出数据宽度同样与处理器核的宽度保持一致。

根据本架构特点，当处理器核401欲与处理器核402进行数据传输时，401将需要传输的数据输入集中互连结构405的输入缓存209，经过集中互连结构405的多路选择器202选择之后输出给处理器核402，完成数据传输；处理器401和402处于一个MU单元，如图3中的302之内，因此仅需要通过一个集中互连结构即可完成数据传输。而处理器核401与403交互时，401需先将传输的数据输入集中互连结构405的输入缓存209，经过多路选择器206进行选择后输出给集中互连结构406，集中互连结构406的输入缓存216收到前一个集中互连结构传输的数据后，通过多路选择器202分配给处理器核403，完成数据交互；这时，由于401与403处于不同MU单元，因此整个数据传输的过程经过两个集中互连结构完成。同样，处理器核401与404进行数据交互时，401需先将传输的数据输入集中互连结构405的输入缓存209，经过多路选择器206进行选择后输出给集中互连结构406，集中互连结构406的输入缓存216收到前一个集中互连结构传输的数据后，通过多路选择器207继续传递给集中互连结构407，集中互连结构407的输入缓存213收到数据后，通过多路选择器203将数据传输至目标处理器404，完成整个过程。

这里401、402、403、404虽然所属不同的MU，但是这些MU却处于同一层次(LMU内部)，因此图中所述的处理器核之间的通信和数据传输不需要通过第二层集中互连结构408，但是当LMU之间进行数据传输时需要使用二层集中互连结构408。

Claims (10)

1、一种多核处理器的互连结构，其特征在于，

在该结构中采用片上互连网络结构，将多核处理器的互连结构从处理器核中独立出来，作为集中互连结构。

2、如权利要求1所述的多核处理器的互连结构，其特征在于，

将一定数量的处理器核与一个集中互连结构相连，并将该集中互连结构与相邻的集中互连结构相连，处理器核的数量和相邻的集中互连结构的数量根据需求进行选择，每个处理器仅与一个集中互连结构相连，处理器核间的通信和数据传递通过集中互连结构来完成。

3、如权利要求2所述的多核处理器的互连结构，其特征在于，

每个所述集中互连结构包含多路选择器和缓存，共用一个集中互连结构的多个处理器，共享该集中互连结构中的多路选择器和缓存。

4、如权利要求3所述的多核处理器的互连结构，其特征在于，

通过对集中互连结构中的多路选择器进行配置，将与该集中互连结构相连的任意处理器核的数据传送给其他连接在同一集中互连结构上的处理器核。

5、如权利要求3所述的多核处理器的互连结构，其特征在于，

通过对集中互连结构中的多路选择器进行配置，将与该集中互连结构相连的任意处理器核的数据传送给与集中互连结构相连的其他集中互连结构。

6、如权利要求3所述的多核处理器的互连结构，其特征在于，

对集中互连结构的输入端配置缓存，作为集中互连结构输入数据的临时存储器，缓存的大小根据具体应用需求配置。

7、如权利要求6所述的多核处理器的互连结构，其特征在于，

在一个时钟周期之内，集中互连结构能够向相邻的集中互连结构以及每个与之相连的处理器核同时发送数据，送入相邻的集中互连结构的数据存入对应的集中互连结构的输入缓存中。

8、如权利要求3所述的多核处理器的互连结构，其特征在于，

每个集中互连结构通过外部软件进行配置和控制，通过配置集中互连结构，使用多路选择器进行数据的流向控制选择。

9、一种多核处理器的层次化互连设计方法，其特征在于，

对权利要求1所述的局部集中化互连结构，采用层次化的设计方法，根据处理器核的数目多少选择互连层次及权利要求3所述的互连结构。

10、如权利要求9所述的多核处理器的层次化互连设计方法，其特征在于，

当处理器核的数量为四个或四个以下时，直接采用四个处理器核共用一个集中互连结构进行连接，此时处理器在一层结构中；当处理器核的数量为五到十六个时，可先将四个处理器核和一个集中互连结构构成一个多核处理器单元，这四个多核处理器单元再通过二层集中互连结构进行连接，这时多核处理器单元内部网络处于一层，而四个多核处理器单元结构处于二层；当处理器核的数量为十六个至六十四个时，四个多核处理器单元则可以继续构成处理器整列中的一个单元，四个处理器整列中的一个单元之间通过三层集中互连结构进行连接；以此类推，得到大规模多核处理器阵列的层次化设计。

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