CN101527959A - 时钟同步系统 - Google Patents

Abstract

本发明公开了一种用于实现基站的射频侧与基带侧同步的系统，包括：一个或多个时钟发生器，位于射频侧，用于根据来自外部的时钟信号生成同步信号，并将同步信号发送至时钟分发器；以及时钟分发器，位于基带侧，用于根据来自一个或多个时钟发生器之一的同步信号生成同步时钟，根据输出同步信号的时钟发生器与时钟分发器之间的通信延时对同步时钟进行调整，并将调整后的同步时钟发送至射频侧和基带侧，以实现射频侧与基带侧的同步。通过本发明，可以在不依赖于天线、且不增加专用线缆的条件下实现基站的射频侧与基带侧的同步。

Description

时钟同步系统

技术领域

本发明涉及通信领域，更具体地涉及一种时钟同步系统。

背景技术

无线基站从功能上可以分为两个部分：射频设备控制部分(Radio Equipment Control，简称REC)或称基带(Base Band，简称BB)部分、以及射频设备(Radio Equipment，简称RE)或称射频模块(RF module，简称RFM)部分。也有称为BBU和RRU的，但总之是指基带数字部分和射频部分两个部分。在下文中分别用REC/BB及RE/RFM表示。

一个REC/BB可以对应多个RE/RFM。在物理位置上，REC/BB可以与RE/RFM放在一起，也可以分开。两者之间采用标准或非标准的接口形式。典型的标准接口有通用公共射频接口(CommonPublic Radio Interface，简称CPRI)和开放式基站架构创始组织(Open Base Station Architecture Initiative，简称OBSAI)接口，在下文中将基带射频接口统称为BR接口，它可以是CPRI，可以是OBSAI，也可以是自定义协议接口。

无线基站往往要求全网同步，即REC/BB和所有的RE/RFM同步，而在现有技术中，解决全网同步的方法是在REC/BB侧放置一个时钟分发器，然后通过REC/BB侧的时钟分发器，把时钟分发到所有RE/RFM中去，如图1所示。

图2为现有CPRI的网络架构图。从图2中可以看出，时钟源位于REC，时钟通过Z.0.0(start of hyper-frame，K28.5)、Z.64.0(Hyper-frame number)、Z.128.0/Z.192.0(NodeB frame number)等消息字段在CPRI接口上传输，RE从CPRI接口上接收这些消息并通过这些消息保持全网同步。

图3为现有OBSAI的网络架构图。从图3中可以看出，BB模块中有一个控制时钟模块(Control & Clock module)，负责产生基准时钟，然后通过RP3接口，用K28.7、帧时钟突发(Frame clock burst)、系统帧时间(system frame time，简称SFN)、时间戳(time stamp)等字段或消息把同步信号传输到RFM。然后RFM再根据获得的同步信息保持与其它网元的同步。

现有技术(时钟源位于REC/BB，通过基带射频接口分发到RE/RFM)存在如下问题：部分时钟接收器(例如GPS)依赖于天线，而FEC/BB所处的位置往往不适于放置天线。因此需要从适于放天线的位置连接天线到REC/BB，这带来工程方面的复杂性甚至使得网络建设变得不可行。

一种改进的技术是将时钟接收机(例如GPS)放在基带外部，然后通过专用电缆将时钟同步信号传送到基带。这种改进技术的缺点在于，仍然需要增加时钟/同步信号传送的电缆，这实际上与增加接收天线一样会带来工程的不便，同时相应地还在基带部分需要增加防雷等电路。长距离传输的可靠性也是个问题。

因此现有技术及现有改进技术都存在工程安装困难、成本高、可靠性低等问题。

发明内容

鉴于以上所述的一个或多个问题，本发明提供了一种时钟同步系统，以在不依赖于天线、且不增加专用线缆的条件下实现基站的射频侧与基带侧的同步。

根据本发明实施例的时钟同步系统，用于实现基站内的射频模块与基带模块之间的同步，包括：一个或多个时钟发生器，位于射频模块侧，用于根据来自外部的时钟信号生成同步信号，并将同步信号发送至时钟分发器；以及时钟分发器，位于基带模块侧，用于根据来自一个或多个时钟发生器之一的同步信号生成同步时钟，根据输出同步信号的时钟发生器与时钟分发器之间的通信延时对同步时钟进行调整，并将调整后的同步时钟发送至射频侧和基带侧，以实现射频模块与基带模块的同步。

其中，时钟发生器包括：时钟接收单元，用于接收来自外部的时钟信号，并将时钟信号发送至同步产生单元；同步产生单元，用于根据时钟信号生成同步信号，并将同步信号发送至时钟分发器。

其中，时钟发生器还包括：协议终结单元，用于对时钟发生器和时钟分发器之间的基带射频接口协议进行设置。

其中，时钟分发器包括：仲裁单元，用于生成用来选择来自多个时钟发生器之一的同步信号的选择规则，并将选择规则发送至发生器选择单元；发生器选择单元，用于根据选择规则，选择接收来自多个时钟发生器之一的同步信号，并将同步信号发送至时钟锁定单元；时钟锁定单元，用于根据来自多个时钟发生器之一的同步信号生成同步时钟，根据输出同步信号的时钟发生器与时钟分发器之间的通信延时对同步时钟进行调整，并将调整后的同步时钟发送至时钟驱动单元；以及时钟驱动单元，用于将调整后的同步时钟发送至射频模块和基带模块。

其中，发生器选择单元包括：同步质量检测单元，用于从来自多个时钟发生器的多个同步信号中检测出符合选择规则的同步信号；同步信号存储单元，用于存储符合选择规则的同步信号。在来自多个时钟发生器的多个同步信号都不符合选择规则的情况下，发生器选择单元将同步信号存储单元中存储的一个或多个符合选择规则的同步信号之一发送至时钟分发器。

其中，时钟发生器还用于测量其与时钟分发器之间的通信延时，并将其与时钟分发器之间的通信延时通知给时钟分发器。时钟分发器还用于根据所接收的同步信号的源地址，向延迟计算器询问输出同步信号的时钟发生器与时钟分发器之间的通信延时。

其中，时钟发生器是独立网元或是位于基站的基带模块内部的附属网元。多个时钟发生器之间的网络拓扑关系为星形、链形、环形、或树形。时钟分发器在刚上电的情况下处于自由振荡状态。

通过本发明，可以在不依赖于天线、且不增加专用线缆的条件下实现基站的射频侧与基带侧的同步。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是现有的基站中的时钟同步系统的架构图；

图2是现有的CPRI的网络架构图；

图3是现有的OBSAI的网络架构图；

图4是根据本发明实施例的基站中的时钟同步系统的网络架构图(时钟发生器独立)；

图5是根据本发明实施例的基站中的时钟同步系统的网络架构图(时钟发生器内置于RE/RFM)；

图6是根据本发明实施例的时钟发生器的功能框图；

图7是根据本发明实施例的时钟发生器的数据处理过程的示意图；

图8是根据本发明实施例的同步信号流的格式的示意图；

图9是根据本发明实施例的时钟分发器的逻辑框图；以及

图10是根据本发明实施例的时钟发生器选择器的逻辑框图。

具体实施方式

根据本发明实施例的用于实现基站的射频侧与基带侧同步的系统包括：一个或多个位于射频(RE/RFM)侧的时钟发生器(Timegenerator)、和一个位于基带(REC/BB)侧的时钟分发器(Timedistributor)。

其中，时钟发生器可以是独立网元，也可以位于RE/RFM内部。时钟分发器与时钟发生器之间通过已有的基带射频接口来进行通讯，不需要增加专用的传输线。时钟分发器可以与一个或多个射频链路通讯，每个射频链路可以有一个或多个时钟发生器。其中，多个时钟发生器之间的网络拓补关系可以是星形/链形/环形/树形。

其中，时钟发生器主要包括时钟接收器(Time Receiver，即时钟接收单元)、同步产生器(Sync Generator，即同步产生单元)、以及基带射频接口协议终结器(BR protocol terminer，即协议终结单元)。

其中，时钟接收器接收时钟信号并送往同步产生器。同步产生器根据时钟信号生成同步信号，并将产生的同步信号插入到基带射频接口之中。其中，时钟接收器对于数据流信号透传至下一级。同步产生器所产生的同步信号流(Sync flow)可以具有多种属性，能够标记源地址，能够标记时间戳。

其中，时钟分发器主要包括激活时钟发生器选择器(Timegenerator selector，即发生器选择单元)、仲裁器(Arbiter，即仲裁单元)、时钟锁定器(Clock locker，即时钟锁定单元)、以及时钟驱动器(Clock driver，即时钟驱动单元)。

其中，激活时钟发生器选择器内部包括多个同步质量检测器(Quality inspector，即同步质量检测单元)，还包括一个侯选同步流池(Candidate pool，即同步信号存储单元)。

其中，同步质量检测器对来自多条链路的多个同步流进行检测，正常信号送到同步流池。激活时钟发生器选择器根据仲裁器生成的选择规则对同步流进行选择，并且某一时间只选择一个同步流。

其中，时钟锁定器根据被选择的同步流产生同步时钟，并根据延时量进行调整，调整后送往始终驱动器。时钟驱动器将时钟送往基带及射频单元。

其中，时钟发生器需要能够测量到基带REC/BB之间的传输延迟。或者激活时钟发生器选择器需要能够根据同步信号的源地址向延迟计算器(Delay calculator)询问源节点的延迟，使得时钟锁定器可根据这一延迟对同步信号进行调整。

其中，在当前同步流不可用时，激活时钟发生器选择器自动从侯选流中选择另一个同步流。时钟分发器在加电时，处于自由振荡状态，当第一个正常的Sync flow被检测到，并被锁定，同时延迟数据被正确获得，则所述时钟分发器正常输出，向BR接口插入激活同步流。RE/RFM根据激活同步流(active sync flow)对信号进行同步。

下面参考附图，详细说明本发明的具体实施方式。

图4和图5是根据本发明实施例的时钟同步系统的网络架构图。从图中可以看出，时钟发生器不再位于REC/BB中，而是位于基带至射频链路中。其中，图4中的时钟发生器是一个独立部件。而图5中的时钟发生器是内置于射频单元RE/RFM中的。

图4和图5中的BR为从基带至射频的接口，BR接口可以是增强的CPRI接口(作改进，支持时钟发生器)，也可以是增强的OBSAIRP3接口(作改进，支持时钟发生器)，也可以是自定义的基带/射频接口。BR接口可以连接多个部件，各部件之间可以是星形/链形/环型，或树形的拓补结构。时钟发生器对其余部件的接口是BR接口，在整个网络上可以有不止一个时钟发生器，甚至在同一个BR链(或环)上也可以有多于一个时钟发生器。时钟分发器仍然位于REC/BB，以便于统一管理来自多个时钟发生器输出的时钟。

图6是根据本发明实施例的时钟发生器的功能框图。如图6所示，该时钟发生器的工作原理是：串行/解串器(Serdes)和BR protocolterminer终结BR接口的物理层以及层2/层3协议，并将所得到的数据传送给缓存(Buffer)。Time Receiver接收时钟信号，在确认所接收到的时钟稳定可靠之后，产生同步信号，Time Receiver可以是GPS接收机，或IEEE1588终端，或其它形式的时钟接收机。时钟接收机产生的同步信号被送往Sync Generator。如果时钟发生器不内置于RE/RFM，则对于上级BR接口输入的数据流(Data flow)，透传到下一级，不作处理。否则，根据RE/RFM的要求处理并传送数据流。

图7是根据本发明实施例的时钟发生器的数据处理过程的示意图。如图7所示，对于上级BR接口输入的控制/OAM流，判断是否属于自己，如果属于自己，则转到操作与管理消息处理器(OAMmessage processor)中去处理。否则透传到下一级。Sync Generator根据BR接口协议的要求，产生同步信息流(Sync flow)，插入到BR接口之中。对于来自上一级的Sync flow，透传至下一级。

其中，Sync flow是在REC/BB与RE/RFM或时钟发生器之间传递的一种消息，它与其它消息和数据一起，被复用在基带射频接口BR之中。图8给出了Sync flow的一种可能格式的示例。在该示例中，包含下述字段：

Attribute：标记消息的属性，可以有激活(Active)状态，可以有被动(Passive)状态。其中，未经过修正的消息为Passive状态，反之为Active状态。Active状态的消息一定是从REC/BB发出的。

Period：标记消息的周期，例如是1秒1次还是10ms 1次等。

Source Address：标记产生该Sync flow的Time generator源节点地址，如果Time generator内置于RE/RFM，则它与RE/RFM的地址一样。

Sync Identification：同步消息体。

ToD/Time stamp：Time of day或时间戳，用于标记长时间。

Reserved：保留。

由于同一个网络中可能存在多个时间源，因此Sync Generator需要在同步信息流中标志自己的身份(源地址)。这个地址(例如RFS_ID)可以在系统加电时，按照与RE/RFM网络相同的规则，从系统中获取。

时钟发生器与普通的RE/RFM一样，需要参与并配合系统延时的测量。时钟分发器位于REC/BB一侧，它之所以位于REC/BB侧而非RE/RFM侧，是因为REC/BB才能够从多个时钟源中唯一地选择出激活时钟。

图9是根据本发明实施例的时钟分发器的逻辑框图。如图9所示，时钟分发器包括一个激活时钟发生器选择器、一个仲裁器、一个时钟发生器、以及一个时钟驱动器。

在同一个系统中，Sync flow可以来自多个源。甚至在同一条射频链路上，也可以有多个时钟源在同时工作。所以Time distributor要从多个时钟源中选择出一个作为激活同步流(Selected Sync)。

首先，多个BR协议的终结器终结BR协议，解析出其中的Syncflow信号，并送往Time generator selector进行选择。其中，根据TimeGenerator的实际布署情况，每一个射频链路中都可以解析出0个、1个、或多个Sync flow。除来自BR接口的同步流之外，还允许本地有一个或多个Time receiver，它所得到的同步信号与BR接口的同步信号同等看待。

图10是根据本发明实施例的时钟发生器选择器的逻辑框图。如图10所示，在Time generator selector内部，包含多个同步质量检测器，还包含一个侯选同步信号池。

输入的Sync flow流首先被送到同步质量检测器，同步质量检测器检测每个被标记为“passive”的同步流(对于标记为Active的同步流，不需要处理)，对于其中正常的同步流，被送到侯选同步信号池Candidate pool中去，异常的同步流被丢弃。需要提出“时钟质量”可以不止“正常”、“异常”两个状态，还可以有其它状态，例如“可用但处于保持(hold)状态”等。

进入侯选同步信号池的信号，根据仲裁器预先确定的规则，选择出唯一一个激活同步信号Selected sync flow。

其中，仲裁器生成的选择规则可以为选择序号最小的链路中序号最小的正常同步流，也可以为选择延迟最小的同步流，也可采用本地优先的原则。

Time generator selector所输出的Selected sync flow进入时钟锁定器，它根据同步信号来产生系统所需要的各种时钟，Clock locker可以由多个锁相环电路(PLL)组成。

Clock locker所产生的时钟被送到Clock driver，分发至系统中需要同步时钟的各个部件，例如基带射频接口(BR)单元、基带调制解调单元等等。

从网络结构图中可以看出，Time generator所接收到的时钟可能需要经过长距离传输才能到达REC/BB，所以这些时钟到达分发点之前已经有了偏差。

BR接口上，可以测量信号在链路中传输的时间，BR接口上的每个节点都可以计算到REC/BB的延迟。同理，挂在BR接口上的时钟发生器也能够计算出到REC/BB的延迟，这个延迟数据通过消息告知REC/BB。

当Time generator selector接收到所选择的同步流之后，根据同步信号的源地址向延迟计算器发出请求。Delay calculator查出对应该源地址的节点的延迟，发送给Clock locker，后者根据延迟数量对输出的全局同步信号进行修正(例如，通知基带调制解调单元提前发射，通知基带调制解调单元修正搜索范围，通知RE/RFM修正基准时间等)。

如前所述，仲裁器根据一定规则选择激活的同步流。当被选择的Selected sync flow不可用时，系统能够自动从Candidate pool中选择另一个sync flow，并同步到新的Sync flow上去。在Sync flow发生切换以后，Clock locker要根据新的延时量对同步信号进行修正。

当Candidate pool为空时，表明无正常Sync flow可用，此时除向上报警外，Clock locker进入自由振荡状态，相应的，BR接口上的各个节点也跟随REC/BB振荡。各节点之间的数据传输仍然正常，但是全网的同步无法维持。

在加电瞬间，为维持正常工作，需要先将candidate pool清空，此时Clock locker处于自由振荡状态，BR接口上的各个节点也跟随REC/BB振荡。当第一个正常的Sync flow被检测到时，Timegenerator selector随即输出这一信号并传给Clock locker，Clocklocker试图锁定到这个信号，在锁定成功后，而且源节点的延迟被成功获取之后，给出锁定指示，并将修正后的同步消息插入到BR接口中去，插入到BR中去的同步消息被标记为“active”。

当下述3个条件任何一个不满足时，Clock locker不输出Activesync flow：输入的Selected sync flow必须有效；Clock locker必须锁定；Selected sync flow所对应的延迟必须正常。

当RE/RFM接收到Sync flow以后，它首先要作出判断。Syncflow可能来自于上级的Clock locker，这一类的Sync flow是没有经过REC/BB校正过的，其Attribute被标记为Passive。RE/RFM对这一类同步信号只透传到下一级，不处理。另一类Sync flow是由REC/BB的Time distributor校准以后发出的，这一类Sync flow被标记为Active。同一时间段只有一条Active的Sync flow。REC/BB根据这个Active sync flow来校准自己的时钟，使之与REC/BB以及其它RE/RFM同步。

以上所述仅为本发明的实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。

Claims (14)

1.一种时钟同步系统，用于实现基站内的射频模块与基带模块之间的同步，其特征在于，包括：

一个或多个时钟发生器，位于所述射频模块侧，用于根据来自外部的时钟信号生成同步信号，并将所述同步信号发送至时钟分发器；以及

所述时钟分发器，位于所述基带模块侧，用于根据来自所述一个或多个时钟发生器之一的所述同步信号生成同步时钟，根据输出所述同步信号的时钟发生器与所述时钟分发器之间的通信延时对所述同步时钟进行调整，并将调整后的同步时钟发送至所述射频模块和所述基带模块，以实现所述射频模块与所述基带模块的同步。

2.根据权利要求1所述的系统，其特征在于，所述时钟发生器包括：

时钟接收单元，用于接收来自外部的所述时钟信号，并将所述时钟信号发送至同步产生单元；

所述同步产生单元，用于根据所述时钟信号生成所述同步信号，并将所述同步信号发送至所述时钟分发器。

3.根据权利要求2所述的系统，其特征在于，所述时钟发生器还包括：

协议终结单元，用于对所述时钟发生器和所述时钟分发器之间的基带射频接口协议进行设置。

4.根据权利要求1所述的系统，其特征在于，所述时钟分发器包括：

仲裁单元，用于生成用来选择来自所述多个时钟发生器之一的所述同步信号的选择规则，并将所述选择规则发送至发生器选择单元；

所述发生器选择单元，用于根据所述选择规则，选择接收来自所述多个时钟发生器之一的所述同步信号，并将所述同步信号发送至时钟锁定单元；

所述时钟锁定单元，用于根据来自所述多个时钟发生器之一的所述同步信号生成所述同步时钟，根据输出所述同步信号的时钟发生器与所述时钟分发器之间的通信延时对所述同步时钟进行调整，并将所述调整后的同步时钟发送至时钟驱动单元；以及

所述时钟驱动单元，用于将所述调整后的同步时钟发送至所述射频模块和所述基带模块。

5.根据权利要求4所述的系统，其特征在于，所述发生器选择单元包括：

同步质量检测单元，用于从来自所述多个时钟发生器的多个所述同步信号中检测出符合所述选择规则的同步信号；

同步信号存储单元，用于存储符合所述选择规则的同步信号。

6.根据权利要求5所述的系统，其特征在于，在来自所述多个时钟发生器的多个所述同步信号都不符合所述选择规则的情况下，所述发生器选择单元将所述同步信号存储单元中存储的一个或多个符合所述选择规则的同步信号之一发送至所述时钟分发器。

7.根据权利要求1至6中任一项所述的系统，其特征在于，所述时钟发生器还用于测量其与所述时钟分发器之间的通信延时，并将其与所述时钟分发器之间的通信延时通知给所述时钟分发器。

8.根据权利要求1至6中任一项所述的系统，其特征在于，所述时钟分发器还用于根据所接收的所述同步信号的源地址，向延迟计算器询问输出所述同步信号的时钟发生器与所述时钟分发器之间的通信延时。

9.根据权利要求7所述的系统，其特征在于，所述时钟发生器是独立网元或是位于所述基站的基带模块内部的附属网元。

10.根据权利要求9所述的系统，其特征在于，所述多个时钟发生器之间的网络拓扑关系为星形、链形、环形、或树形。

11.根据权利要求10所述的系统，其特征在于，所述时钟分发器在刚上电的情况下处于自由振荡状态。

12.根据权利要求8所述的系统，其特征在于，所述时钟发生器是独立网元或是位于所述基站的基带模块内部的附属网元。

13.根据权利要求12所述的系统，其特征在于，所述多个时钟发生器之间的网络拓扑关系为星形、链形、环形、或树形。

14.根据权利要求13所述的系统，其特征在于，所述时钟分发器在刚上电的情况下处于自由振荡状态。

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