CN101515187B - 基于cpci总线的irig-b信号解码校时卡装置 - Google Patents
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Abstract
本发明涉及一种基于CPCI总线的IRIG-B信号解码校时卡装置及方法，装置包括CPCI接口模块、中央解码控制模块、B码信号磁隔离输入模块、显示输出模块和电源模块，电源模块与其它各模块连接，B码信号磁隔离输入模块通过中央解码控制模块与显示输出模块连接，中央解码控制模块通过CPCI接口模块接入主机系统的CPCI总线。方法包括接收B码信号、对B码信号进行脉宽检测解码得到校时信息、将校时信息送至CPCI总线上的远端设备进行时间同步校正。采用该种基于CPCI总线的IRIG-B信号解码校时卡装置及其方法，有效保证了微机装置本地时钟同步，并将彼此误差控制在0.01ms以内，结构简单实用，工作过程快捷高效，工作性能稳定可靠，适用范围较广，适用于变电站自动化通信系统。
Description
技术领域
本发明涉及嵌入式计算机平台领域，特别涉及嵌入式计算机分布式系统校时技术领域，具体是指一种基于CPCI总线的IRIG-B信号解码校时卡装置及其方法。
背景技术
电力系统通常采用事件顺序(SOE，Sequence Of Event)来确定电力故障的先后，进行电力系统故障推理分析的依据，SOE时间的正确性直接会影响到故障分析的结果。
产生这些SOE的正是诸如：测控装置、微机保护装置、故障录波装置、PMU装置、小电流选线装置、消弧线圈自动装置、AVQC装置、状态监测装置、直流绝缘监测装置等信息采集控制的微机装置，这些微机装置根据自身的不同原理和特点分别成为监控系统、继电保护故障信息分析系统、状态在线监测分析系统、WAMAP系统等电力生产调度、电力运行维护分析、电力故障分析、电力故障预测分析的基本单元。
只有保证微机装置的系统时钟的正确，才能保证事件记录的时间的正确可用，所以各微机装置的时钟同步问题就显得十分重要。
目前在现有技术中，常规的微机装置产品基本上采用脉冲方式(PPM、PPS)，该方式简单实用，但需要外部补充年、月、日、时、分、秒的时间信息，如果与主站配合不好，会带来很大的误差，给电力系统故障分析带来很大的困难，无法体现GPS的优越性。
IRIG(Inter-Range Instrumentation Group)是美国靶场司令部委员会的下属机构，称为“靶场时间组”。IRIG时间标准有两大类：
(1)一类是并行时间码格式，这类码由于是并行格式，传输距离较近，且是二进制，因此远不如串行格式广泛；
(2)另一类是串行时间码，共有六种格式，即A、B、D、E、G、H。
它们的主要差别是时间码的帧速率不同。B码的主要特点是时帧速率为1帧/s；携带信息量大，经译码后可获得1、10、100、1000c/s的脉冲信号和BCD编码的时间信息及控制功能信息；高分辨率；调制后的B码带宽，适用于远距离传输；分直流、交流两种；具有接口标准化，国际通用。IRIG-B(DC)时间码格式是常规的公知技术，请参阅图1所示，其帧速率为1帧/s，可将1帧(1s)分为10个字，每字为10位，每位的周期均为10ms。每位都以高电平开始，其持续时间分为3种类型：2ms(如二进制“0”码和索引标志)、5ms(如二进制“1”码)和8ms(如参考码元，即每秒开始的第一字的第一位；位置标志P0～P9，即每个字的第十位)。第一个字传送的是秒(s)信息，第二个字是分(min)信息，第三个字是时(h)信息，第四、五个字是日(d)(从1月1日开始计算的年积日)。另外，在第八个字和第十个字中分别有3位表示上站和分站的特标句柄元。
由此可见要对IRIG-B信号进行解码并识别必须进行脉宽检测，在目前的技术方案中还没有一种完整的实现方案，另外要将IRIG-B解码数据送给主CPU，还要通过CPCI总线进行传送。
CPCI(压缩PCI，CompactPCI)是计算机PCI总线在嵌入式领域的扩展，硬件结构改金手指板卡连接为IEC 2mm高密度针孔连接，总线规范规定了背板上各插槽之间，系统槽与背板，I/O模板与背板之间严格的互连关系，定义了背板、模板和前后面板的结构和尺寸。定义P1支持32位PCI操作，P1和P2支持64位PCI操作，P3、P4和P5留给用户使用或作为总线扩展用。规范还为33MHz和66MHz工作频率的Clock信号分布，定义了严格的设计规则。规范还定义了系统管理总线，并为背板上每个插槽定义了唯一对应的物理地址。CPCI系统由金属外壳和前、后面板组成的整体导电以及电路设计，使得CPCI具有电磁辐射屏蔽和静电释放能力，表现出良好的电磁兼容性。因此CPCI(Compact PCI)总线嵌入式计算机在工业生产领域表现出极高的安全可靠性。
发明内容
本发明的目的是克服了上述现有技术中的缺点，提供一种能够将各微机装置的本地时钟保持同步、有效控制时钟误差、结构简单实用、工作性能稳定可靠、适用范围较为广泛的基于CPCI总线的IRIG-B信号解码校时卡装置及其方法。
为了实现上述的目的，本发明的基于CPCI总线的IRIG-B信号解码校时卡装置及其方法如下：
该基于CPCI总线的IRIG-B信号解码校时卡装置，其主要特点是，所述的装置包括CPCI接口模块、中央解码控制模块、B码信号磁隔离输入模块、显示输出模块和电源模块，所述的电源模块与其它各个模块均相连接，所述的B码信号磁隔离输入模块通过所述的中央解码控制模块与所述的显示输出模块相连接，所述的中央解码控制模块通过所述的CPCI接口模块接入主机系统的CPCI总线。
该基于CPCI总线的IRIG-B信号解码校时卡装置中的中央解码控制模块包括中央控制单元和B码信号解码单元，所述的B码信号解码单元与所述的中央控制单元相连接。
该基于CPCI总线的IRIG-B信号解码校时卡装置中的B码信号磁隔离输入模块包括TTL信号磁隔离输入单元、RS485信号接收磁隔离输入单元和模数转换磁隔离输入单元，所述的TTL信号磁隔离输入单元、RS485信号接收磁隔离输入单元和模数转换磁隔离输入单元均与所述的中央解码控制模块相连接。
该基于CPCI总线的IRIG-B信号解码校时卡装置中的显示输出模块包括LED显示单元和控制信号磁隔离输出单元，所述的LED显示单元与所述的中央解码控制模块相连接，且该中央解码控制模块通过所述的控制信号磁隔离输出单元与报警继电器相连接。
该基于上述的装置实现IRIG-B信号解码校时的方法，其主要特点是，所述的方法包括以下步骤：
(1)所述的装置插入主机系统的CPCI接口槽，主机系统为该装置分配系统资源；
(2)所述的B码信号磁隔离输入模块接收外界的B码信号；
(3)所述的B码信号磁隔离输入模块将接收到的B码信号送入所述的中央解码控制模块中；
(4)所述的中央解码控制模块对该B码信号进行脉宽检测解码处理，并得到相应的校时信息；
(5)所述的中央解码控制模块根据所得到的校时信息向显示输出模块发送输出控制信息；
(6)所述的中央解码控制模块将该校时信息通过所述的CPCI接口模块送至CPCI总线上所接入的远端设备，所述的远端设备根据该校时信息进行时间同步校正处理。
该实现IRIG-B信号解码校时的方法中的脉宽检测解码处理，包括以下步骤：
(11)所述中央解码控制模块读取B码信号中的码元；
(12)判断该码元的码元值的范围；
(13)如果该码元值落入1900～2100区间，则置接收比特位为0；
(14)如果该码元值落入4900～5100区间，则置接收比特位为1；
(15)如果该码元值落入7900～8100区间，则设置接收比特位置标志P；
(16)否则将计数器清零，并将脉宽计数值清零，返回上述步骤(11)；
(17)将计数器的值增加1；
(18)判断计数器的值是否大于100；
(19)如果是，则将计数器清零，向主机系统发送出错中断，并将脉宽计数值清零，返回上述步骤(11)；
(20)如果否，则判断该接收比特位置标志P是否正确；
(21)如果正确，则根据B码信号中的时间信息产生校时信息，并将脉宽计数值清零，返回上述步骤(11)；
(22)如果不正确，则将计数器清零，并将脉宽计数值清零，返回上述步骤(11)；
(23)直到B码信号中全部码元均处理完毕后结束。
该实现IRIG-B信号解码校时的方法中的校时信息包括年、月、日、时、分、秒信息。
采用了该发明的基于CPCI总线的IRIG-B信号解码校时卡装置及其方法，由于其中通过对IRIG-B码信号进行脉宽检测解码，并将解码后的校时信息输出同时通过CPCI总线传送至CPCI总线上的其它远端设备，以供这些设备进行时钟同步校正操作，从而有效保证了系统中各微机装置的本地时钟保持同步，并能够将各个微机装置本地时钟彼此误差控制在0.01ms以内，不仅结构简单实用，而且工作过程快捷高效，工作性能稳定可靠，适用范围较为广泛，尤其适用于变电站自动化通信系统领域。
附图说明
图1为现有技术中的IRIG-B(DC)时间码格式示意图。
图2为本发明的基于CPCI总线的IRIG-B信号解码校时卡装置的硬件结构示意图。
图3为本发明的基于CPCI总线的IRIG-B信号解码校时方法的脉宽检测解码处理的流程图。
具体实施方式
为了能够更清楚地理解本发明的技术内容，特举以下实施例详细说明。
请参阅图1所示：
●
表示电源的供给关系
●
表示信号数据流向
该基于CPCI总线的IRIG-B信号解码校时卡装置，其中包括CPCI接口模块、中央解码控制模块、B码信号磁隔离输入模块、显示输出模块和电源模块，所述的电源模块与其它各个模块均相连接，所述的B码信号磁隔离输入模块通过所述的中央解码控制模块与所述的显示输出模块相连接，所述的中央解码控制模块通过所述的CPCI接口模块接入主机系统的CPCI总线。
其中，所述的中央解码控制模块包括中央控制单元和B码信号解码单元，所述的B码信号解码单元与所述的中央控制单元相连接；所述的B码信号磁隔离输入模块包括TTL信号磁隔离输入单元、RS485信号接收磁隔离输入单元和模数转换磁隔离输入单元，所述的TTL信号磁隔离输入单元、RS485信号接收磁隔离输入单元和模数转换磁隔离输入单元均与所述的中央解码控制模块相连接。
同时，所述的显示输出模块包括LED显示单元和控制信号磁隔离输出单元，所述的LED显示单元与所述的中央解码控制模块相连接，且该中央解码控制模块通过所述的控制信号磁隔离输出单元与报警继电器相连接。
再请参阅图2所示，该基于上述的装置实现IRIG-B信号解码校时的方法，其中包括以下步骤：
(1)所述的装置插入主机系统的CPCI接口槽，主机系统为该装置分配系统资源；
(2)所述的B码信号磁隔离输入模块接收外界的B码信号；
(3)所述的B码信号磁隔离输入模块将接收到的B码信号送入所述的中央解码控制模块中；
(4)所述的中央解码控制模块对该B码信号进行脉宽检测解码处理，并得到相应的校时信息；所述的脉宽检测解码处理，包括以下步骤：
(a)所述中央解码控制模块读取B码信号中的码元；
(b)判断该码元的码元值的范围；
(c)如果该码元值落入1900～2100区间，则置接收比特位为0；
(d)如果该码元值落入4900～5100区间，则置接收比特位为1；
(e)如果该码元值落入7900～8100区间，则设置接收比特位置标志P；
(f)否则将计数器清零，并将脉宽计数值清零，返回上述步骤(a)；
(g)将计数器的值增加1；
(h)判断计数器的值是否大于100；
(i)如果是，则将计数器清零，向主机系统发送出错中断，并将脉宽计数值清零，返回上述步骤(a)；
(j)如果否，则判断该接收比特位置标志P是否正确；
(k)如果正确，则根据B码信号中的时间信息产生校时信息，并将脉宽计数值清零，返回上述步骤(a)；
(l)如果不正确，则将计数器清零，并将脉宽计数值清零，返回上述步骤(a)；
(m)直到B码信号中全部码元均处理完毕后结束；
所述的校时信息包括年、月、日、时、分、秒信息；
(5)所述的中央解码控制模块根据所得到的校时信息向显示输出模块发送输出控制信息；
(6)所述的中央解码控制模块将该校时信息通过所述的CPCI接口模块送至CPCI总线上所接入的远端设备，所述的远端设备根据该校时信息进行时间同步校正处理。
在实际使用当中，本发明的基于CPCI总线的IRIG-B信号解码校时卡装置的具有以下功能：
1.具有IRIG-B码误码纠错功能。
2.能够自动识别并接收所有类型IRIG-B信号。
3.有钟面显示和软件调整功能，计算机监视器显示时、分、秒。
4.可工作于Windows 2000及Linux平台，随卡提供该解调卡的Windows 2K及Linux驱动软件)。
5.装置掉电告警输出：当工控机掉电后该接点闭合输出，直到送电后释放。
6.装置故障告警输出：当工控机死机并延时255秒后该接点闭合输出，直到工控机重启并加载程序后释放。
7.看门狗复位脉冲输出：当工控机死机并延时255秒后该接点闭合一秒种后自动释放。
相应的技术指标如下：
(1)对时精度：
IRIG-B(DC)＜50us；
IRIG-B(AC)＜400us。
(2)对时有效期限1970年1月1日0时0分0秒～2999年12月31日23时59分59秒。
(3)装置掉电告警无源输出接点：0.3A/125VAC或者0.27A/110DC或者1A/30VDC。
(4)装置故障告警无源输出接点：0.3A/125VAC或者0.27A/110DC或者1A/30VDC。
(5)看门狗复位无源脉冲输出接点：0.3A/125VAC或者0.27A/110DC或者1A/30VDC，脉宽1s。
对于IRIG-B信号接收调制，由于IRIG-B信号有以下两种表现形式：
●IRIG-B-DC
●TRIG-IB-AC
其中IRIG-B-DC信号又分为TTL电平和RS422/485电平，在信号接收调制电路设计上必须满足可以接受全部以上四种类型的信号并且能够自动识别是何种类型的型号。
(1)VHDL硬件描述语言进行IRIG-B信号解码，接收到的IRIG-B信号解码经光隔离后送入FPGA芯片，由FPGA芯片根据预先写好的硬件描述语言算法脉宽检测解码。
(2)PCI2.2标准总线协议处理：IRIG-B信号为二进制数据，转存于FPGA对应的地址内存中，并通过PCI中断告知CPU主控模块已经接收gps对时信号，CPU主控模块响应中断，系统由中断号辨别是GPS时钟对时模块发出的中断，读取此通信模块对应地址中的时间信息数据，并自动校正系统时间。
本发明中，软件主要是CPCI卡驱动软件设计：
在检测到卡的情况下：
任务一：
●启动接收B码
●启动看门狗
●定时喂狗，默认为500ms一次
●超时看门狗
●计算机复位
●检测不到卡则继续检测
任务二：
●接收到中断通知
●进入中断可以随时调用中断里的程序，一般由中断触发，在查询时间时可以用
●读数据
●判断是否有效
●置时间
●无效则跳过，等待中断
采用了上述的基于CPCI总线的IRIG-B信号解码校时卡装置及其方法，由于其中通过对IRIG-B码信号进行脉宽检测解码，并将解码后的校时信息输出同时通过CPCI总线传送至CPCI总线上的其它远端设备，以供这些设备进行时钟同步校正操作，从而有效保证了系统中各微机装置的本地时钟保持同步，并能够将各个微机装置本地时钟彼此误差控制在0.01ms以内，不仅结构简单实用，而且工作过程快捷高效，工作性能稳定可靠，适用范围较为广泛，尤其适用于变电站自动化通信系统领域。
在此说明书中，本发明已参照其特定的实施例作了描述。但是，很显然仍可以作出各种修改和变换而不背离本发明的精神和范围。因此，说明书和附图应被认为是说明性的而非限制性的。
Claims (3)
1.一种基于CPCI总线的IRIG-B信号解码校时卡装置，所述的装置包括CPCI接口模块、中央解码控制模块、B码信号磁隔离输入模块、显示输出模块和电源模块，所述的电源模块与其它各个模块均相连接，所述的B码信号磁隔离输入模块通过所述的中央解码控制模块与所述的显示输出模块相连接，所述的中央解码控制模块通过所述的CPCI接口模块接入主机系统的CPCI总线，其特征在于，所述的B码信号磁隔离输入模块包括TTL信号磁隔离输入单元、RS485信号接收磁隔离输入单元和模数转换磁隔离输入单元，所述的TTL信号磁隔离输入单元、RS485信号接收磁隔离输入单元和模数转换磁隔离输入单元均与所述的中央解码控制模块相连接。
2.根据权利要求1所述的基于CPCI总线的IRIG-B信号解码校时卡装置，其特征在于，所述的中央解码控制模块包括中央控制单元和B码信号解码单元，所述的B码信号解码单元与所述的中央控制单元相连接。
3.根据权利要求1或2所述的基于CPCI总线的IRIG-B信号解码校时卡装置，其特征在于，所述的显示输出模块包括LED显示单元和控制信号磁隔离输出单元，所述的LED显示单元与所述的中央解码控制模块相连接，且该中央解码控制模块通过所述的控制信号磁隔离输出单元与报警继电器相连接。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: STATE GRID CORPORATION OF CHINA Effective date: 20121129 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20121129 Address after: 200122 Shanghai City, Pudong New Area Pu circuit No. 489 from the Martin Joe building 11 floor Patentee after: SHANGHAI XJ ELECTRIC CO.,LTD. Patentee after: State Grid Corporation of China Address before: 200122 Shanghai City, Pudong New Area Pu circuit No. 489 from the Martin Joe building 11 floor Patentee before: SHANGHAI XJ ELECTRIC CO.,LTD. |
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| CP01 | Change in the name or title of a patent holder | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 200122 Pudong New Area Pu circuit 489, Shanghai, 11 floor, Yan Qiao building. Co-patentee after: STATE GRID CORPORATION OF CHINA Patentee after: SHANGHAI XJ ELECTRIC CO.,LTD. Address before: 200122 Pudong New Area Pu circuit 489, Shanghai, 11 floor, Yan Qiao building. Co-patentee before: State Grid Corporation of China Patentee before: SHANGHAI XJ ELECTRIC CO.,LTD. |
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| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110720 |
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