CN101512363A - 具有用于实速转换故障测试多内核的通用时钟控制模块的多时钟片基系统 - Google Patents

具有用于实速转换故障测试多内核的通用时钟控制模块的多时钟片基系统 Download PDF

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Abstract

一种多时钟片基系统(D)，包括：i)内核(CE)，包括为了在其间交换测试数据而设的异步时钟域；ii)时钟发生器单元(CGU)，安排为用于为所述时钟域中的至少一部分供应主时钟信号(clk1－clko)；和iii)时钟控制模块(CC1－CCo)，分别安排为用于根据主时钟信号和根据控制信号定义功能时钟信号(这些控制信号用于将时钟控制模块(CC1)设定为正常模式或移位模式，正常模式允许测试数据从相应发出方时钟域传送到至少一个接收方时钟域，移位模式禁止这样的测试数据传输)。各个时钟控制模块(CC1)与下列部件相连接：同步装置(SM)，该同步装置安排为用于将时钟控制模块从移位模式切换到正常模式；和延迟装置(DM)，该延迟装置安排为用于在将这一时钟控制模块(CC1)设定为正常模式的时候，将供发出方时钟域使用的功能时钟信号的发出方投送边沿推后，以使这一发出方投送边沿暂时位于供接收方时钟域使用的时钟信号的各个相应接收方采集边沿之前，其中接收方时钟域是发出方时钟域必须要将测试数据发送到的时钟域。

Description

具有用于实速转换故障测试多内核的通用时钟控制模块的多时钟片基系统
技术领域
本发明涉及允许进行实速转换故障测试的多时钟片基系统。
背景技术
上述类型的多时钟片基系统是电子设备的部件，该电子设备通常包括i)至少一个内核(处理器或微控制器或数字IP)，包括至少两个异步时钟域，这两个异步时钟域是为了彼此间交换(发射和/或接收)测试数据而设的，ii)时钟发生器单元，该单元安排为用来为至少一些时钟域供应主时钟信号，和iii)至少两个时钟控制模块(或块)，分别安排为用于根据所述主时钟信号和根据控制信号定义功能时钟信号。控制信号设计为用来将时钟控制模块设置为使得测试数据能够从相应的发出方时钟域传送到至少一个接收方时钟域的测试正常模式，或者设置为将测试时钟强加到功能时钟信号上以实现扫描链移位的移位模式(shift mode)。
数字IP(″版权″)是包括顺序逻辑(触发器/寄存器)和/或组合逻辑的逻辑块并且设计为用于实现至少一种功能。
如本领域技术人员所知，时钟域是异步的，当生成供″发出方″时钟域使用的功能时钟信号以便发出方时钟域将测试数据发送到一个或多个″接收方″时钟域时，这一功能时钟信号的发出方投送边沿可能暂时位于供(多个)接收方时钟域使用的相应(多个)功能时钟信号的接收方采集边沿之后。由于发出方投送边沿会在接收方的采集边沿之后引发发出方时钟域发射测试数据，因此会丢失测试数据并且转换故障实速测试会失败。
图1中示意性地图解说明了这一情形。上面的时序图代表由与发出方时钟域相关联的时钟控制模块生成的功能时钟信号，而下面的时序图代表由与接收方时钟域相关联的时钟控制模块生成的功能时钟信号。
为了确保测试数据在异步时钟域之间的传递，通常会使用两种解决方案。第一种解决方案是在内核中添加生成同步时钟信号的专用块(或模块)，该专用块具有时钟域对齐功能。第二种解决方案是在内核中添加使所有时钟信号同步的专用块(或模块)，该专用块具有时钟域对齐功能和时钟同步器。各个这些解决方案需要付出额外的开发时间和工作量，因为这些块很复杂(从时序闭合和时钟树构建的角度而言)并且取决于多时钟片基系统设计。因此这些解决方案要为致力于多时钟片基系统概念的项目付出实际成本。
发明内容
所以，本发明的目的是通过不在功能时钟方案中加入约束条件来改善这种情况。
出于这一目的，给出了一种多时钟片基系统，比如在技术领域部分给出的那种多时钟片基系统，并且其中各个时钟控制模块(CCi)与下列部件相连接：
-同步装置，该同步装置安排为用于将其时钟控制模块从移位模式切换到正常模式(和反过来)，和
-延迟装置，该延迟装置安排为用于在将时钟控制模块设定为(测试的)正常模式的时候，将供发出方时钟域使用的功能时钟信号的发出方投送边沿推后，以使这一发出方投送边沿暂时位于供(多个)接收方时钟域使用的时钟信号的各个相应接收方采集边沿之前，所述接收方时钟域是发出方时钟域必须要将测试数据发送到的时钟域。
这一多时钟片基系统的延迟装置可以安排为用于将供发出方时钟域使用的功能时钟信号的发出方投送边沿推后一个时间段，该时间段至少等于这一发出方投送边沿和供(多个)接收方时钟域使用的(多个)相应功能时钟信号的采集边沿之间的最远时间距离。
本发明还提供一种包括多时钟片基系统(比如前面介绍的多时钟片基系统)的电子设备。
附图说明
在研究了下文的详细说明和附图之后，本发明的其它特征和优点将会变得显而易见，其中：
-图1示意性图解说明现有技术中多时钟片基系统的发出方时钟域(上图)和接收方时钟域(下图)的功能时钟信号的时序图的两个比较用实例，
-图2示意性图解说明按照本发明的多时钟片基系统的实施方式的实例，
-图3示意性图解说明用于按照本发明的多时钟片基系统的通用时钟控制模块的实施方式的实例，
-图4示意性图解说明按照本发明的多时钟片基系统的发出方时钟域和两个接收方时钟域的时钟信号时序图的比较用实例。
附图不仅可以用于完善本发明，而且如果需要的话，可以用于帮助确定本发明的含义。
具体实施方式
最初参照图2来介绍按照本发明的多时钟片基系统D。
在下面的介绍中将会作为实例考虑装备电子设备(比如移动电话)的多时钟片基系统D。但是，本发明并不局限于这种类型的电子设备(或应用)。它适用于任何类型的电子设备，这些电子设备可以适合或不适合通信(电信)，并且需要至少一个内核(即，处理器或微控制器)来执行程序(或(多个)软件)或命令。所以，也可以是例如个人数字助手(PDA)、计算机(可能是便携型的)、游戏或者音频或视频播放器、电视机或者机顶盒。
而且在下面的介绍中，将会考虑包括仅仅一个内核的多时钟片基系统D，以简化本发明的介绍。但是，本发明并不局限于单一内核的片基系统。实际上，它适用于包括至少一个内核并且能够执行(多个)转换故障测试的任何多时钟片基系统。更加一般地讲，本发明既不受内核个数的限制，也不受时钟域个数的限制。
如图2中示意性示出的，按照本发明的多时钟片基系统D包括至少一个时钟发生器单元CGU、至少一个内核(处理器或微控制器或数字IP)CE和每时钟域(内部或外部)一个通用时钟控制模块(或块)UCi(i＝1到o)。
内核CE包括至少两个异步时钟域CDi(i＝1到o--未示出)，这至少两个异步时钟域是为了在它们之间交换(即，发射和/或接收)数据而设的。
时钟域CDi是一组至少一个终归为逻辑型的电子部件，并且时钟域CDi安排为用于按照由时钟信号clki定义的具体速率来执行针对数字数据的(多个)操作。换句话说，时钟域CDi是一组时钟由给定时钟信号控制的寄存器。在正常工作(即，除了转换故障测试之外)当中，时钟域CDi的时钟是由″主″时钟信号(时钟发生器单元CGU的输出)定义的，因为UCCB(CCi+SM+DM)是直通的，而在转换故障测试期间，时钟域CDi的时钟是由UCCB生成的所谓″功能″时钟信号定义的。
时钟发生器单元CGU安排为用于为某些或全体时钟域CDi供应主时钟信号。为了这一目的，可以由脉冲发生器(比如供应具有非常精确周期的周期性脉冲的晶体)为其提供输入，时钟发生器单元借助PLL(″锁相环″)由这些周期性脉冲定义具有不同频率的不同时钟信号。
在非限定性图示实例中，内核CE包括o个分别接收o个不同时钟信号clk1到clko的时钟域CD1到CDo。在这些时钟信号当中，只有标有clk1到clkn的时钟信号来源于时钟发生器单元CGU。最后一个时钟信号clko来源于外部时钟，与时钟发生器单元CGU无关。但是这仅仅是个例子。时钟发生器单元CGU可以为各个时钟域CDi有效地定义主时钟信号。
投送边沿设计为用来在从发出方时钟域到接收方时钟域的受测路径上投送一次激励。采集边沿设计为用来采集由接收方时钟域对所投送激励的响应。
内核CE的各个时钟输入与通用时钟控制模块(或块)UCi连接，如图3中所示，通用时钟控制模块UCi包括彼此相连的时钟控制模块CCi、同步模块SM和延迟模块DM。
时钟控制模块CCi安排为用于根据主时钟信号和根据控制信号在转换故障测试期间定义功能时钟信号，或者用于在转换故障测试之外的时候将主时钟信号从时钟发生器单元CGU(或外部时钟)传递到相应的时钟输入端。
控制信号设计为用于在转换故障测试期间将时钟控制模块CCi设置为(测试)正常模式(使得测试数据能够从相应的发出方时钟域CDi传送到至少一个接收方时钟域CDi’)或者设置为将测试时钟强加在功能时钟信号上以允许扫描链移位的移位模式。这些控制信号是由多时钟片基系统D之外的测试控制模块提供的。
图3中图解说明了时钟控制模块CCi的实施方式的非限定性实例。在这个实例中，时钟控制模块CCi包括：
-第一寄存器R1，包括：第一输入端，用于接收扫描使能信号se，该扫描使能信号se用来控制移位和正常模式的设定；第二输入端，用于接收信号ccb_si，该信号ccb_si供时钟控制模块扫描链使用；第三输入端，用于接收时钟信号clk_mux；和输出端ff1q，
-第二寄存器R2，包括：与第一寄存器R1的输出端连接的第一输入端；第二输入端，用于接收时钟信号clk_mux；和输出端ff2q，
-第三寄存器R3，包括：与第二寄存器R2的输出端连接的第一输入端；第二反相输入端，用于接收时钟信号clk_mux；和输出端ccb_so，用于时钟控制模块扫描链输出，
-逻辑OR门G1，包括：与第二寄存器R2的输出端连接的第一输入端；第二输入端，用于接收扫描使能信号se；和输出端，用于依据第一和第二输入端上接收到的信号来供给信号or_output。这个门G1用于在移位模式下强加测试时钟，
-锁存寄存器LA，包括：与逻辑OR门的输出端连接的第一输入端；第二反相输入端，用于接收信号clk_mux；和输出端，用于供给信号out_latch。这个寄存器LA用于避免在out_latch时钟信号上出现任何毛刺信号，
-逻辑AND门G2，包括：与锁存寄存器LA的输出端连接的第一输入端；第二输入端，用于接收信号clk_mux；和输出端，用于基于在第一和第二输入端上接收到的信号来供给信号并且定义功能时钟信号。这个门G2的目的是″门选″时钟，和
-多路复用器M1，包括：与逻辑AND门G2的输出端连接的第一输入端；第二输入端，用于接收主时钟信号clk_in；第三输入端，用于接收控制信号ccb_use，该控制信号ccb_use用于将时钟控制模块CCi旁路；和输出端clk_out，用于基于所接收到的控制信号ccb_use供给由逻辑AND门G2输出的功能时钟信号或者主时钟信号clk_in，这个输出端clk_out向相应时钟域CDi的时钟输入端馈送信号。
同步模块SM安排为，在它接收控制信号时，用于将与其连接的时钟控制模块CCi从移位模式切换到正常模式，以及反过来切换。
图3中图解说明了同步模块SM的实施方式的非限定性实例。在这个实例中，同步模块SM包括：
第一寄存器R4，包括：第一输入端，用于接收扫描使能信号se；第二输入端，用于接收测试时钟信号tck，该测试时钟信号tck用于在不按功能频率进行的所有扫描测试模式中使用；和输出端，
-第二寄存器R5，包括：通过延迟模块DM的多路复用器M3与第一寄存器R4的输出端连接的第一输入端；第二输入端，用于接收测试时钟信号tck；和输出端，用于供给信号sel。第一寄存器R4和第二寄存器R5用于将两个功能时钟脉冲重新与测试时钟信号tck同步：当没有旁路第一寄存器R4时，重新与两个tck脉冲同步，或者当旁路了第一寄存器R4时(这种情况是在将脉冲推后的时候出现的)，重新与一个tck脉冲同步，
-第三寄存器R6，包括：与第二寄存器R4的输出端连接的第一输入端；第二输入端，用于接收主时钟信号clk_in；和输出端se2，
-第四寄存器R7，包括：与第三寄存器R6的输出端连接的第一输入端；第二输入端，用于接收主时钟信号clk_in；和输出端se3。第三寄存器R6和第四寄存器R7用于将来自于tck时钟域的信号sel重新与clk_in时钟同步，
-第一逻辑NOR门G3，包括：与第四寄存器R7的输出端se3连接的第一输入端；第二输入端，用于接收扫描使能信号se；和输出端，用于依据在第一和第二输入端上接收到的信号来供给信号clk_sel_int。这个门G3用于在将扫描使能设定回1时，在(测试)正常模式结束时将功能时钟异步切换为测试时钟信号tck，
-第一逻辑AND门G4，包括：与第一逻辑NOR门G3的输出端连接的第一输入端；第二输入端，用于接收信号at_speed，该信号at_speed用于转换故障模式控制；和输出端，用于依据在第一和第二输入端上接收到的信号来供给控制信号clk_sel。信号at_speed允许实现同步模块SM中包含的scan_enable的同步：当at_speed为低值时，将测试时钟信号tck强加在clk_mux时钟上，并且转换故障测试以tck速度进行，
-第二逻辑OR门G5，包括：第一输入端，用于接收扫描使能信号se；第二反相输入端，用于接收信号at_speed；和输出端，用于依据在第一和第二输入端上接收到的信号来供给信号，
-第二逻辑AND门G6，包括：与第二逻辑OR门G5的输出端连接的第一输入端；第二输入端，用于接收测试时钟信号tck；和输出端，用于依据在第一和第二输入端上接收到的信号来供给信号。这两个门G5和G6用于依据scan_enable和at_speed信号启用测试时钟信号tck，和
-多路复用器M3，包括：与第二逻辑AND门G6的输出端连接的第一输入端；第二输入端，用于接收主时钟信号clk_in；第三输入端，用于接收由第一逻辑AND门G4输出的控制信号clk_sel；和输出端，用于给出信号clk_mux。这个多路复用器M3用于在正常模式期间在测试时钟信号tck与功能时钟之间切换clk_mux时钟。
延迟模块DM是为了将各个供发出方时钟域使用的功能时钟信号的发出方投送边沿推后而提供的，当将时钟控制模块CCi设置为正常模式(在转换故障测试期间发生)时，发出方时钟域与它所连接的时钟控制模块CCi相对应。
所以，由延迟模块DM引入了延迟DY(见图4)，以便补偿因不同时钟域之间缺乏同步而造成的供时钟域CDi使用的功能时钟信号(FS1)的发出方投送边沿与供接收方时钟域CDi’使用的相应功能时钟信号(FS2，FS3)的采集边沿之间的每次时序偏移。
因此延迟DY的值(或持续时间)取决于在不存在延迟时，供时钟域CDi使用的功能时钟信号(FS1)的发出方投送边沿与供接收方时钟域CDi’使用并且距发出方投送边沿最远的相应功能时钟信号(FS2)的采集边沿之间将会出现的时间距离。更确切地讲，延迟DY的值至少等于发出方投送边沿与最远的接收方采集边沿之间的时间距离。
如图4中所示，当由延迟模块DM引入了选定延迟DY时，经过延迟的功能时钟信号的发出方投送边沿FS1’(暂时)位于供(多个)接收方时钟域CD2和CD3使用的(多个)功能时钟信号FS2和FS3的各个相应接收方采集边沿之前，其中接收方时钟域CD2和CD3是发出方时钟域CD1必须要将测试数据发送到的时钟域。所以，可以将测试数据安全地从发出方时钟域(这里是CD1)传送到(多个)接收方时钟域(这是是CD2和CD3)。
在图4中所示的时序图中：
-上面的时序图代表用于将时钟控制模块CCi设定为移位模式或正常模式(专用于扫描测试)的扫描使能信号SE(或se)的时间演进，
-下一个时序图代表不以功能频率进行的所有扫描测试模式中使用的测试时钟信号TCK(或tck)的时间演进。T1是触发生成供接收方时钟域CD2和CD3使用的功能时钟信号FS2和FS3的采集边沿的信号，并且T2是触发生成经过延迟的功能时钟信号FS1’的发出方投送边沿并且从T1延迟了延迟DY的信号，
-下一个时序图代表由时钟发生器单元CGU为第一时钟域CD1生成的主信号clkin 1的时间演进，
-下一个时序图代表由时钟发生器单元CGU为第二时钟域CD2生成的主信号clkin 2的时间演进，
-下一个时序图代表由时钟发生器单元CGU为第三时钟域CD3生成的主信号clkin 3的时间演进，
-下一个时序图代表由时钟控制模块CC1生成的功能时钟信号CCBoutemitter1的时间演进，
-下一个时序图代表由时钟控制模块CC2生成的功能时钟信号CCBoutreceiver2的时间演进，
-下一个时序图代表由时钟控制模块CC3生成的功能时钟信号CCBoutreceiver3的时间演进。
图3中图解说明了延迟模块DM的实施方式的非限定性实例。在这个实例中，延迟模块DM包括：
-逻辑AND门G7，包括：与时钟控制模块CCi的第一寄存器R1的输出端ff1q连接的第一反相输入端；与时钟控制模块CCi的第二寄存器R2的输出端ff2q连接的第二输入端；和输出端，用于根据第一和第二输入端上接收到的信号来供给控制信号。这个门G7用于检测是否将时钟域CDi看作发出方，和
-多路复用器M2，该多路复用器M2插入在同步模块SM的第一寄存器R4和第二寄存器R5之间并且包括：与第一寄存器R4的输出端连接的第一输入端；第二输入端，用于接收扫描使能信号se；第三输入端，用于接收由逻辑AND门G7输出的控制信号；和输出端，用于依据控制信号的值向第二寄存器R5的第一输入端馈送由第一寄存器R4输出的信号或者扫描使能信号se。这个多路复用器M2能够实现在将时钟域CDi看作发出方(在这种情况下，将脉冲推后)的时候旁路第一寄存器R4。
如前面所提到的，时钟控制模块CCi、同步模块SM和延迟模块DM共同构成了UCCB(″通用时钟控制块″)。
同步模块SM按照测试信号at_speed和scan_enable的值，在(测试)正常模式开始和结束时，管理测试时钟信号tck和功能时钟(或主时钟信号)clk_in之间的时钟切换。
时钟控制模块CCi是定义(测试)正常模式期间功能时钟(或主时钟信号)clk_in的框架结构的定序器。它能够按照分别存储在第一寄存器R1和第二寄存器R2中的值将时钟域CDi的角色定义为发出方或接收方。例如，如果在R1和R2中分别存储着值0和1，则时钟域是发出方，如果在R1和R2中分别存储着值1和0或者1和1，则时钟域是接收方，并且如果在R1和R2中分别存储着值0和0，则冻结时钟域。
延迟模块DM解读时钟域CDi的角色并且允许或不允许旁路第四寄存器R4。在时钟域CDi是发出方的情况下，将第四寄存器R4旁路并且将功能时钟脉冲(或主时钟信号)clk_in推后。
按照本发明的多时钟片基系统D可以是用CMOS技术或用芯片工业制造中使用的任何技术实现的集成电路(IC)。也可以由数个集成电路(IC)组成。
本发明并不局限于如上所述的仅仅作为实例的多时钟片基系统和电子设备的实施方式，而是涵盖了处于所附权利要求的范围之内的本领域技术人员可以想到的所有可供选用的实施方式。

Claims (3)

1.多时钟片基系统(D)，包括：至少一个内核(CE)，所述内核包括至少两个为了在其间交换测试数据而设的异步时钟域；时钟发生器单元(CGU)，安排为用于为所述时钟域中的至少一部分供应主时钟信号；和至少两个时钟控制模块(CCi)，所述时钟控制模块分别安排为用于根据所述主时钟信号和根据控制信号定义所述功能时钟信号，所述控制信号用于将所述时钟控制模块(CCi)设定为正常模式或移位模式，正常模式允许测试数据从起到发出方作用的相应时钟域传送到至少一个接收方时钟域，移位模式将测试时钟强加到所述功能时钟信号上，以实现扫描链移位，所述多时钟片基系统(D)特征在于，各个时钟控制模块(CCi)与下列部件相连接：i)同步装置(SM)，该同步装置安排为用于将所述时钟控制模块(CCi)从所述移位模式切换到所述正常模式，和ii)延迟装置(DM)，该延迟装置安排为用于在将所述时钟控制模块(CCi)设定为所述正常模式的时候，将供发出方时钟域使用的功能时钟信号的发出方投送边沿推后，以使所述发出方投送边沿暂时位于供一个或多个接收方时钟域使用的一个或多个时钟信号的各个相应接收方采集边沿之前，所述接收方时钟域是所述发出方时钟域必须要将测试数据发送到的时钟域。
2.按照权利要求1所述的多时钟片基系统，其特征在于，所述延迟装置(DM)安排为用于将供所述发出方时钟域(CD1)使用的功能时钟信号(FS1)的发出方投送边沿推后一个时间段，该时间段至少等于所述发出方投送边沿和供一个或多个接收方时钟域(CD2，CD3)使用的一个或多个相应功能时钟信号(FS2，FS3)的采集边沿之间的最远时间距离。
3.电子设备，其特征在于，它包括至少一个按照前列权利要求之一所述的多时钟片基系统(D)。
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