CN101507116A - 支持单个或多个aes操作的双模aes实现 - Google Patents

支持单个或多个aes操作的双模aes实现 Download PDF

Info

Publication number
CN101507116A
CN101507116A CNA2007800312603A CN200780031260A CN101507116A CN 101507116 A CN101507116 A CN 101507116A CN A2007800312603 A CNA2007800312603 A CN A2007800312603A CN 200780031260 A CN200780031260 A CN 200780031260A CN 101507116 A CN101507116 A CN 101507116A
Authority
CN
China
Prior art keywords
data
aes
memory
pattern
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007800312603A
Other languages
English (en)
Inventor
纳西马·帕尔韦恩
文卡塔什·巴拉苏布拉马尼亚姆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LSI Corp
Infineon Technologies North America Corp
Original Assignee
Infineon Technologies North America Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies North America Corp filed Critical Infineon Technologies North America Corp
Publication of CN101507116A publication Critical patent/CN101507116A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09C—CIPHERING OR DECIPHERING APPARATUS FOR CRYPTOGRAPHIC OR OTHER PURPOSES INVOLVING THE NEED FOR SECRECY
    • G09C1/00—Apparatus or methods whereby a given sequence of signs, e.g. an intelligible text, is transformed into an unintelligible sequence of signs by transposing the signs or groups of signs or by replacing them by others according to a predetermined system
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
    • H04L9/0618—Block ciphers, i.e. encrypting groups of characters of a plain text message using fixed encryption transformation
    • H04L9/0631—Substitution permutation network [SPN], i.e. cipher composed of a number of stages or rounds each involving linear and nonlinear transformations, e.g. AES algorithms
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
    • H04L9/0618—Block ciphers, i.e. encrypting groups of characters of a plain text message using fixed encryption transformation
    • H04L9/0637—Modes of operation, e.g. cipher block chaining [CBC], electronic codebook [ECB] or Galois/counter mode [GCM]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
    • H04L2209/12—Details relating to cryptographic hardware or logic circuitry

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Storage Device Security (AREA)
  • Logic Circuits (AREA)

Abstract

本发明披露了一种装置，包括模式电路和加密电路。模式电路可以用于选择性地用于在处于第一模式时提供由输出信号承载的寄存器输入数据，以及在处于第二模式时提供由输出信号承载的存储器数据。加密电路可以配置为在寄存器输入数据和存储器数据之间轮流进行加密/解密。

Description

支持单个或多个AES操作的双模AES实现
技术领域
本发明一般地涉及加密方案，以及，更具体地，涉及一种支持单个或多个AES操作的双模高级加密标准(AES)实现。
背景技术
AES是一种用于若干加密方案的流行的加密标准。AES一般可以在128位上工作。现在又开发了一些基于AES的加密方案，可以在大于128位的数据量(data size)上工作。在执行核心AES操作的同时，基于AES的加密方案不能提供可以有效使用AES核心单元的接口，所述AES核心单元在128位上工作。
这个问题的一种可能的解决方案是在AES核心单元周围配置直接存储器存取(DMA)接口。这种DMA接口由主处理机编程。DMA接口可以(i)从同步动态随机存取存储器(SDRAM)取数据，(ii)将数据提供至AES核心单元，以及(iii)将经加密的/解密的数据存储至SDRAM。使用这种接口，就可以在远大于128位的数据块上执行AES操作。
DMA接口的主要缺陷是与设置DMA接口操作相关的系统开销。设计者必须对(i)输入数据和输出数据的地址和(ii)扇区计数进行编程。当扇区大小/计数大时，系统开销小。然而，在需要128位或256位的加密/解密的AES应用的情况下，与实际操作相比，系统开销可能会很大。
传统方法的另一缺陷在于，通常会有新的基于AES的加密方案被开发出来。这些方案中的某些可能会包括这样的巧合(quirk)，即，由于DMA接口自动处理输入数据，DMA接口模式不支持的巧合。这种方法的备选方案是使用微控制器在软件中执行整个加密方案。使用微控制器会减慢加密/解密处理。
我们需要提供一种用于执行单个和多个AES操作的双模AES实施的方法和/或装置。
发明内容
本发明涉及一种包含模式电路和加密电路的装置。模式电路可以用于选择性地在处于第一模式时提供由输出信号承载的寄存器输入数据，而在处于第二模式时提供由输出信号承载的存储器数据。加密电路可以用于在寄存器输入数据和存储器数据之间可互换地加密/解密。
本发明的目的、特征和优点包括提供了一种支持单个和多个AES操作的双模AES实现的方法和/或装置，其可以(i)仅需要很小的数据量，(ii)使用寄存器接口从而利用更小的系统开销来执行，(iii)避免经加密的/解密的数据被泄密，以及(iv)虑及了DMA模式不支持的基于AES的加密方案，从而每次执行一个块。
附图说明
通过详细描述下面的说明书和所附权利要求以及附图，本发明的这些和其他目的、特征和优点可以变得显而易见，其中：
图1是本发明的优选实施例的图示；
图2是本发明的优选实施例的详图；
图3是示出了链接AES命令的实例的图示；
图4是本发明的备选实施例的图示。
具体实施方式
参照图1，示出了根据本发明优选实施例的系统100的框图。系统100通常包括块(或电路)102、块(或电路)104、块(或电路)106、以及块(或电路)108。电路102可以作为主处理机来实现。电路104可以作为模式电路来实现。电路106可以作为AES电路来实现。电路108可以作为存储器来实现。在一个实例中，存储器108可以作为SDRAM来实现。主处理机102可以具有能传递(present)信号(例如，AES_DATA)的输出110和能传递信号(例如，DMA_CONTROL)的输出114。模式电路104可以具有能接收信号AES_DATA的输入112、能接收信号DMA_CONTROL的输入116、能接收信号(例如，AES_OUTPUT)的输入124和能接收/传递信号(例如，DATA)的输入/输出126。模式电路104可以具有能传递信号(例如，OUTPUT)的输出118。AES电路106可以具有能接收信号OUTPUT的输入120。AES电路106可以具有能传递信号AES_OUTPUT的输出122。存储器108可以具有能传递/接收信号DATA的输入/输出128。
在系统处于第一模式(或寄存器模式)时，模式电路104可以提供由信号OUTPUT承载的寄存器输入数据。在系统处于第二模式(或DMA模式)时，模式电路104可以提供由信号OUTPUT承载的存储器数据。AES电路106根据AES加密/解密方案在寄存器输入数据和存储器数据之间可互换地加密/解密。通过提供处于寄存器模式的输入寄存器数据和处于DMA模式的存储器数据，由AES电路122执行的数据的加密/解密可以使用比传统系统更少的系统开销。主处理机102可以生成用于执行AES加密/解密操作的AES密钥。主处理机102可以通过信号AES_DATA传递AES密钥。当系统100处于寄存器模式或处于DMA模式时，AES密钥通常需要执行AES加密/解密。AES密钥(作为不对称密钥的公私密钥对的私人密钥、作为数据流的部分)可以由伪随机数发生器或利用另一恰当的机制来生成。
参照图2，示出了系统100的更为详细的图示。模式电路104包括：块(或电路)140、块(或电路)142、块(或电路)144和块(或电路)146。电路140可以作为一个或多个AES输入数据寄存器来实现。电路142可以作为DMA接口电路来实现。电路144可以作为多路复用器(multiplexer)来实现。电路146可以作为DMA引擎电路来实现。DMA引擎146可以作为一个或多个FIFO电路来实现。AES输入数据寄存器140可以具有能传递信号(例如，RID)的输出162。DMA接口电路142可以具有能传递信号DMA控制的输出166。多路复用器144可以具有能接收信号RID的输入164和能接收信号(例如，MD)的输入172。DMA引擎146可以具有能接收信号DMA_CONTROL的输入168和能传递信号MD的输出170。AES电路106通常包括块(或电路)148和块(或电路)150。电路148可以作为AES核心电路来实现。电路150可以作为一个或多个AES输出寄存器来实现。
在DMA模式中，主处理机102可以(i)(经DMA接口142)控制DMA引擎146通过信号DATA从SDRAM 108取数据(或存储器数据)，并(ii)通过信号MD将存储器数据传递至多路复用器144。多路复用器144可以将存储器数据传递给AES核心148。AES核心148可以(i)加密/解密存储器数据，并(ii)通过信号AES_OUT将经加密的/解密的存储器数据传递至DMA引擎146。DMA引擎146可以通过信号DATA将经加密的/解密的数据传递回存储器108。与主处理机102相连的DMA接口142电路可以(i)启动DMA引擎146和存储器108之间的DMA传输工作，并(ii)发送DMA引擎146和存储器108之间的相关参数(例如，包括存储器地址、DMA传输量、以及DMA传输方向(从存储器108读取或向存储器108写入存储器数据的方向))。DMA引擎146可以与存储器108相接，并执行实际的存储器处理。
在DMA模式中，系统100可以处理打包(packetize)的和未打包的存储器数据块。打包的存储器数据块包括首部和有效载荷部。而在打包的输入数据块中，可以经AES加密/解密操作处理有效载荷部。在AES加密/解密操作期间，首部可以保持不变。而在执行AES操作同时，系统100可以实时地识别首部和有效载荷部，并仅处理有效载荷部。
在寄存器模式中，主处理机102可以经信号AES_DATA将寄存器输入数据编程至AES输入数据寄存器140。AES输入数据寄存器140可以通过信号RID将寄存器输入数据传递至多路复用器144。多路复用器144可以通过信号OUTPUT将寄存器输入数据传递至AES核心单元148。AES控制寄存器(未示出)可以由多路复用器144使用，以执行DMA模式与寄存器模式之间的切换。如果用于AES加密/解密的数据在AES输入数据寄存器140中可用，则AES控制寄存器中的模式位可以设置为一。如果AES控制寄存器中不存在数据，则AES控制寄存器中的模式位可以设置为零(例如，在这种情况下，数据在DMA引擎146中可用)。基于模式位的值，多路复用器144可以从AES输入数据寄存器140(例如，模式位设置为一)或从DMA引擎170(例如，模式位设置为零)中选择数据。AES核心单元148可以(i)加密/解密寄存器输入数据，并(ii)在AES输出寄存器150中存储经加密的/解密的寄存器输入数据。AES核心单元148可以使用寄存器模式执行加密和解密操作之间所需的任意链接(chaining)。
一般地，链接可以使用从作为输入或作为密钥的AES分组到下一个AES分组的输入或输出。在一个实例中，对于密码分组链接(CBC)，来自一个AES分组的输入(例如，AES解密)或输出(例如，AES加密)可以用作到下一个AES分组的输入，(例如，AESHash)，其中，来自一个AES分组的输出可以用作到下一个AES分组的密钥。
可以在寄存器模式和DMA模式中执行链接。对于DMA模式和寄存器模式，可以执行相同的AES操作。可以从一个16字节AES分组到下一个16字节AES分组执行AES加密/解密。密码模式在每个分组中也可以保持相同。由于寄存器模式工作在每个AES命令的数据的16字节分组上，从一个16字节分组到另一个16字节分组AES操作可以改变。因此，在寄存器模式中不同的AES操作和密码模式可以链接。
参照图3，示出了用于说明链接多个AES命令的实例的图示。可能需要三个AES操作来产生密钥，从而在有效载荷上执行加密/解密。
在第一命令(或AES cmd1)中，设备密钥和唯一ID可以用于生成根密钥(Root key)。AES密钥寄存器可以设置到设备密钥(device key)。AES输入寄存器数据可以设置为唯一ID。AES操作可以设置用来执行加密。AES模式可以设置为AESHASH。
在第二命令(或AES cmd2)中，根密钥(例如，由第一命令生成)可以用于生成唯一密钥。AES输入寄存器数据可以设置为加密的唯一密钥。使用的内部密钥(Use Internal key)可以设置为1。AES操作可以设置用来执行解密。AES模式可以设置为电码本(ECB)模式。
在第三命令(或AES cmd3)中，唯一密钥(例如，由第二命令生成)可以用于生成有效载荷密钥。AES输入寄存器数据可以设置为加密的有效载荷密钥。使用的内部密钥可以设置为1。输入模式可以设置为寄存器模式。AES操作可以设置用来执行解密。AES模式可以设置为ECB模式。
每个命令(例如，第一命令、第二命令和第三命令)均可以说明独立的AES操作。当执行加密和解密的同时，每个命令均可以在不同的数据块上工作。第一命令的AES输出可以用作第二AES操作的密钥。第二命令的AES输出可以用作第三AES操作的密钥。一旦生成有效载荷密钥，有效载荷数据上的AES操作就可以在DMA模式下执行。这种操作可以在第四命令(例如，AES cmd4)中示出。在第四命令中，使用的内部密钥可以设置为1。输入模式可以设置为DMA模式。AES操作可以设置用来执行解密。AES模式可以设置为CBC模式。在图3中示出的链接实例中，在前面命令中生成的密钥可以直接用于后续的命令，而不需通过主处理机明确设置密钥寄存器。在DMA模式中使用的大AES分组可以(i)分为多个16字节块，并(ii)在性能降低的寄存器模式时加密/解密。
本发明虑及由AES加密/解密方案支持的DMA或寄存器模式。DMA模式和寄存器模式可以由AES核心单元148支持。通过支持DMA模式和寄存器模式，AES核心单元148可以使用更低系统开销来对数据进行加密/解密。当对大小小于或等于128位的块(例如，AES数据块大小)执行AES加密/解密操作时，在输入数据寄存器140中处理数据比在存储器108中处理数据快。在寄存器模式140中执行AES加密/解密会更快，因为与执行DMA传输操作相关的系统开销远高于以必要数据简单设置AES输入数据寄存器162的系统开销。当在DMA模式中执行DMA传输时，由于DMA传输建立(例如，启动DMA请求和/或向存储器控制器(未示出)发送DMA传输参数)和实际的DMA传输等待时间，系统开销会增加。
下面的实例示出了与在寄存器模式和在DMA模式加载128位数据块相关的系统开销。
在寄存器模式，每个AES输入数据寄存器140可以是32位宽，并需要4个主处理机时钟周期来设置32位寄存器。为加载128位数据，寄存器模式需要总共4个寄存器并使用总共16个主处理机时钟周期。
在DMA模式中，DMA传输建立时间需要8个主处理机时钟周期来设置存储器地址和数据块的大小。当(i)启动DMA请求，(ii)获取来自存储器控制器的DMA传输的确认，以及(iii)将DMA传输参数发送至存储器控制器时，可以使用平均16个主处理机时钟周期。另外，为执行DMA传输等待时间，实际的传输可能会占用2到4个时钟周期。一般地，存储器控制器需要设置实际DMA传输的存储器的周期数可以是16个时钟周期。大体上，DMA模式可能需要32个到40个周期(在最佳情况下)来传输输入存储器数据的128位或16字节。
随着输入寄存器数据量的增加，寄存器模式会变得效率低。除为新的128位块设置AES输入数据寄存器140之外，系统100需要确定前一数据块上的AES操作是否完成。这种确定还可以附加至寄存器模式的系统开销。例如，对于四个128位块，DMA模式可能需要大约32-40个主处理机时钟周期。在寄存器模式中，可能需要80个周期(例如，4×4×4+16(轮询系统开销(polling overhead)))(最佳情况)。系统100可以保持输入寄存器数据的最佳尺寸以确保处于寄存器模式时的最小系统开销。
一般地，当系统100处于寄存器模式时，经加密的/解密的数据可以不存储在存储器108中。由于经加密的/解密的数据可以不存储在存储器108中，经加密的/解密的数据不会通过查询存储器108(例如，SDRAM针)而泄露。在这种访问方案中，应用程序会直接访问AES输出寄存器150并使用所需的经加密的/解密的数据。这种访问方案可以避免对与存储器108相接的针的查询。如果需要，系统100可以允许经加密的/解密的数据存储在存储器108中。例如，如果需要，应用程序可以将来自AES输出寄存器150的经解密的数据存储至存储器108。
参照图4，示出了根据本发明另一实施例的系统100’。系统100’与处于寄存器模式的系统100的操作相同。系统100’可以仅工作在寄存器模式而不需切换至DMA模式。主处理机102’可以生成用于执行AES加密/解密操作的AES密钥。多个AES输入数据寄存器140’可以将寄存器输入数据提供至AES核心单元148’。AES核心单元148’可以通过信号AES_OUTPUT提供经解密的数据。多个AES输出寄存器150’可以将经解密的数据存储在AES输出寄存器150’。存储在AES输出寄存器150’中的经解密的数据可以由软件读取。该软件可以将输出(例如，经解密的数据)存储至存储器(未示出)。
仅由寄存器模式支持的基于AES的加密方案在寄存器模式下仍可以每次执行一个块。当系统100’在寄存器模式下工作时，系统开销比在寄存器模式和DMA模式之间的双模中操作系统的开销还要多。然而，系统开销可以比以软件或仅以DMA模式执行整个操作的开销要少。
无论在系统100还是在系统100’中执行的寄存器模式，均可以适用于根密钥的后续AES加密/解密操作的密钥提取或密钥生成。多数多媒体内容使用若干步骤来产生用于加密/解密有效载荷的密钥。这些步骤是清楚的，且输入块大小可以小于128位。系统100可以为大数据块上的后续AES加密/解密提供需要产生的密钥，而该密钥不会被用户看到。
尽管已经参照本发明的优选实施例特别示出并描述了本发明，但本领域的技术人员应当理解，各种形式和细节的变换在不背离本发明的范围的前提下均是可行的。

Claims (20)

1.一种装置，包括：
模式电路，用于选择性地在处于第一模式时提供由输出信号承载的寄存器输入数据，以及在处于第二模式时提供由所述输出信号承载的存储器数据；以及
加密电路，用于在所述寄存器输入数据和所述存储器数据之间轮流进行加密/解密。
2.根据权利要求1所述的装置，进一步包括主处理机，用于(i)在处于所述第一模式时传递由加密数据信号承载的所述寄存器输入数据，以及(ii)在处于所述第二模式时传递存储器控制信号。
3.根据权利要求1所述的装置，进一步包括存储器，连接至所述模式电路并用于在处于所述第二模式时存储经加密的/或解密的数据。
4.根据权利要求1所述的装置，其中，所述模式电路包括一个或多个输入数据寄存器，所述输入数据寄存器用于存储所述寄存器输入数据。
5.根据权利要求4所述的装置，其中，所述模式电路进一步包括：
存储器引擎，用于响应于存储器控制信号而传递所述内存数据。
6.根据权利要求5所述的装置，其中，所述模式电路进一步包括：
多路复用器，用于(i)在处于所述第一模式时传递来自所述一个或多个寄存器的所述输入寄存器数据，以及(ii)在处于所述第二模式时传递来自所述存储器引擎的所述存储器数据。
7.根据权利要求6所述的装置，其中，所述加密电路进一步包括：
高级加密标准核心单元，用于加密/解密所述寄存器输入数据和所述存储器数据。
8.根据权利要求7所述的装置，其中，所述加密电路进一步包括：
一个或多个输出寄存器，用于存储经加密/解密的寄存器输入数据。
9.根据权利要求7所述的装置，其中，所述高级加密标准核心单元将经加密/解密的存储器数据传递给所述存储器引擎。
10.根据权利要求9所述的装置，其中，所述存储器引擎将所述加密/解密存储器数据传递给存储器。
11.根据权利要求1所述的装置，其中，所述加密电路用于在执行链接时在所述寄存器输入数据和所述存储器数据之间轮流进行加密/解密。
12.根据权利要求1所述的装置，其中，所述加密电路用于根据高级加密标准(AES)对所述寄存器输入数据和所述存储器数据执行加密/解密。
13.根据权利要求1所述的装置，其中，所述加密电路在处于所述第二模式时加密/解密打包或未打包的数据块。
14.根据权利要求13所述的装置，其中，所述打包的数据块包括有效载荷部和首部，以及所述加密电路在所述有效载荷部上执行加密/解密操作，而所述首部在所述加密/解密操作期间保持不变。
15.一种装置，包括：
第一电路，具有一个或多个输入寄存器，并且所述第一电路用于传递来自所述一个或多个输入寄存器的寄存器输入数据；以及
第二电路，用于根据高级加密标准(AES)加密/解密所述寄存器输入数据。
16.一种用于执行双模加密/解密操作的方法，包括以下步骤：
(a)选择性地在处于第一模式时提供由输出信号承载的寄存器输入数据，而在处于第二模式时提供由所述输出信号承载的存储器数据；以及
(b)在所述寄存器输入数据和所述存储器数据之间轮流进行加密/解密。
17.根据权利要求16所述的方法，进一步包括以下步骤：
(i)在处于所述第一模式时传递由加密数据信号承载的所述寄存器输入数据，以及(ii)在处于所述第二模式时传递存储器控制信号。
18.根据权利要求16所述的方法，进一步包括以下步骤：
在处于所述第二模式时在存储器上存储经加密/解密的数据。
19.根据权利要求16所述的方法，进一步包括以下步骤：
在一个或多个输入数据寄存器上存储所述寄存器输入数据。
20.根据权利要求16所述的方法，进一步包括以下步骤：
根据高级加密标准在所述寄存器输入数据和所述存储器数据上执行加密/解密操作。
CNA2007800312603A 2006-08-24 2007-08-16 支持单个或多个aes操作的双模aes实现 Pending CN101507116A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/509,361 US7769166B2 (en) 2006-08-24 2006-08-24 Dual mode AES implementation to support single and multiple AES operations
US11/509,361 2006-08-24

Publications (1)

Publication Number Publication Date
CN101507116A true CN101507116A (zh) 2009-08-12

Family

ID=39107311

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2007800312603A Pending CN101507116A (zh) 2006-08-24 2007-08-16 支持单个或多个aes操作的双模aes实现

Country Status (6)

Country Link
US (1) US7769166B2 (zh)
EP (1) EP2082484A4 (zh)
JP (1) JP4960456B2 (zh)
KR (1) KR101126596B1 (zh)
CN (1) CN101507116A (zh)
WO (1) WO2008024274A2 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7949130B2 (en) 2006-12-28 2011-05-24 Intel Corporation Architecture and instruction set for implementing advanced encryption standard (AES)
KR100867130B1 (ko) * 2007-02-23 2008-11-06 (주)코리아센터닷컴 보안 데이터 송수신 시스템 및 방법
US8538012B2 (en) * 2007-03-14 2013-09-17 Intel Corporation Performing AES encryption or decryption in multiple modes with a single instruction
US20120079281A1 (en) * 2010-06-28 2012-03-29 Lionstone Capital Corporation Systems and methods for diversification of encryption algorithms and obfuscation symbols, symbol spaces and/or schemas
KR102376506B1 (ko) * 2014-10-20 2022-03-18 삼성전자주식회사 암복호화기, 암복호화기를 포함하는 전자 장치 및 암복호화기의 동작 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2932665B2 (ja) * 1990-10-20 1999-08-09 富士通株式会社 暗号処理用鍵供給方式
JPH0990870A (ja) * 1995-09-27 1997-04-04 Nec Corp 基本変換方法、暗号化方法、基本変換回路および暗号装置
US6466048B1 (en) * 2001-05-23 2002-10-15 Mosaid Technologies, Inc. Method and apparatus for switchably selecting an integrated circuit operating mode
US7266703B2 (en) * 2001-06-13 2007-09-04 Itt Manufacturing Enterprises, Inc. Single-pass cryptographic processor and method
JP2003281071A (ja) * 2002-03-20 2003-10-03 Seiko Epson Corp データ転送制御装置、電子機器及びデータ転送制御方法
US20030198345A1 (en) * 2002-04-15 2003-10-23 Van Buer Darrel J. Method and apparatus for high speed implementation of data encryption and decryption utilizing, e.g. Rijndael or its subset AES, or other encryption/decryption algorithms having similar key expansion data flow
JP2004045641A (ja) * 2002-07-10 2004-02-12 Sony Corp 暗号処理装置およびその方法
JP2004070499A (ja) * 2002-08-02 2004-03-04 Fujitsu Ltd メモリデバイスおよび暗号化／復号方法
KR100583635B1 (ko) * 2003-01-24 2006-05-26 삼성전자주식회사 다수의 동작 모드들을 지원하는 암호화 장치
US7366302B2 (en) * 2003-08-25 2008-04-29 Sony Corporation Apparatus and method for an iterative cryptographic block
TWI244299B (en) * 2004-01-07 2005-11-21 Admtek Inc Method for implementing advanced encryption standards by a very long instruction word architecture processor
KR100574965B1 (ko) * 2004-01-19 2006-05-02 삼성전자주식회사 유한체 곱셈기
US20050276413A1 (en) * 2004-06-14 2005-12-15 Raja Neogi Method and apparatus to manage heterogeneous cryptographic operations
JP2006019872A (ja) * 2004-06-30 2006-01-19 Sony Corp 暗号処理装置
JP2006025366A (ja) * 2004-07-09 2006-01-26 Sony Corp 暗号化装置及び半導体集積回路
JP4337675B2 (ja) * 2004-07-23 2009-09-30 ソニー株式会社 暗号処理装置および暗号処理方法
JP4890976B2 (ja) * 2005-08-31 2012-03-07 キヤノン株式会社 暗号処理装置

Also Published As

Publication number Publication date
US20080069339A1 (en) 2008-03-20
EP2082484A4 (en) 2011-06-29
WO2008024274A3 (en) 2008-08-21
KR101126596B1 (ko) 2012-03-27
EP2082484A2 (en) 2009-07-29
US7769166B2 (en) 2010-08-03
WO2008024274A2 (en) 2008-02-28
JP4960456B2 (ja) 2012-06-27
JP2010501895A (ja) 2010-01-21
KR20090043592A (ko) 2009-05-06

Similar Documents

Publication Publication Date Title
US9065654B2 (en) Parallel encryption/decryption
CN101782956B (zh) 一种基于aes实时加密的数据保护方法及装置
US8666064B2 (en) Endecryptor capable of performing parallel processing and encryption/decryption method thereof
CN102334307A (zh) 密码系统的密钥恢复机制
US9910790B2 (en) Using a memory address to form a tweak key to use to encrypt and decrypt data
US8300805B1 (en) AES core with independent inputs and outputs
CN104364760B (zh) 采用多个存储器件的并行计算
TW200830327A (en) System and method for encrypting data
CN102411694B (zh) 加密装置及存储器系统
CN101507116A (zh) 支持单个或多个aes操作的双模aes实现
CN102436423A (zh) 通用片外NorFlash核心数据保护的控制器及方法
CN111310222A (zh) 文件加密方法
CN101431407B (zh) 支持线程级加解密的密码处理器及其密码运算操作方法
CN106933510B (zh) 一种存储控制器
CN101246743B (zh) 闪存接口
CN102307090B (zh) 基于ⅱ型最优正规基的椭圆曲线密码协处理器
CN108874702B (zh) 基于axi总线的多路对称加解密ip核并行处理装置和方法
CN110659505A (zh) 用于对机密数据和附加认证数据进行加密或解密的加速器
CN112231739A (zh) 一种基于地址重映射的烧录文件加解密方法及其系统
TWI775033B (zh) 安全記憶體方案
CN104539417A (zh) 一种基于流密码的加密设备
CN101482909B (zh) 加密算法模块加速器及其数据高速加解密方法
CN110034918A (zh) 一种sm4加速方法和装置
CN112035866B (zh) 一种数据加密方法、装置、设备和计算机可读存储介质
WO2016140596A1 (ru) Устройство шифрования данных (варианты), вычислительная система с его использованием (варианты)

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
AD01 Patent right deemed abandoned

Effective date of abandoning: 20151028

C20 Patent right or utility model deemed to be abandoned or is abandoned