CN101504431B - 随机脉冲时间序列的纳秒级在线检测系统 - Google Patents

Abstract

本发明涉及一种基于超高速数据采集卡的随机脉冲时间序列的纳秒级检测系统，本发明涉及计算机应用技术、数据采集与处理技术，尤其涉及随机脉冲时间序列的的检测与处理技术。本系统基于1GS/s超高速A/D转换单元和FPGA高速处理单元进行数据采集和在线检测，能够快速而精确地检测快逻辑窄脉冲序列中的脉冲时间。脉冲时间的检测通过载于FPGA的特别设计的PeakTDC滞回峰值检测算法，以脉冲峰值位置标定脉冲时间，时间精度为1ns。系统可以获得对快反应随机事件在有限个时间仓轴上的纳秒级随机脉冲序列的TDC时间数据转换。系统对于多通道脉冲信号的检测是在线、高速、大容量、高度同步地进行。

Description

随机脉冲时间序列的纳秒级在线检测系统

技术领域

本发明涉及随机信号的采集与处理技术，尤其涉及随机脉冲时间序列的纳秒级检测与处理技术，属于随机信号处理与分析技术领域。

背景技术

随机信号从表现形式上可以分为两大类：携带幅度信息的连续性随机信号和携带时间信息的脉冲性随机信号。其中脉冲性随机信号在某些随机信号处理和分析应用中具有不可替代的作用。比如在激光信号分析、雷达信号分析、核材料衰变分析、生物医学信号分析、噪声分析中，原始物理对象的反应性表现为随机事件。这种事件一般需要通过前端电子学电路转换为脉冲信号，一个脉冲代表着一次事件，在有限长或无限长的时间轴上就形成了随机脉冲序列，从而将对原始物理对象的分析探求转换到对随机脉冲信号的处理分析上。

随机脉冲序列记录着随机事件的发生时间和发生间距这两个基础信息。在平稳随机过程中，人们主要关心事件发生的相对时间距离，对这时间序列信息进行进一步的概率统计、速率计算、相关计算、功率谱密度估计等后续分析处理，就能揭示出分析对象的物理本质。因此，随机脉冲序列的时间检测成为是事件型随机信号分析应用中的关键环节，这个过程通常称为TDC(Time-Digital-Convert，时间-数据-转换)。特别是，对于纳秒级反应时间的随机事件，在1ns精度范围内快速而精确地检测脉冲时间一直属于事件型随机信号分析应用中的关键和难点。同时要求检测是在线、高速、大容量、高度同步地进行。

时间轴上的时间间隔划分代表着时间检测精度，也即定时精度，本发明中将其定义为时间仓(Time-Bin)，时间轴的总长度定义为Block-Size。对于随机事件的检测实际上转化为判断各个时间仓内是否有脉冲发生。当时间仓单位由ms、us或s变为ns精度时而且脉冲占位也为ns级时，意味着检测难度急剧加大、检测速度要求极高，传统的TDC检测方法已无法胜任。对于这类脉冲的检测，首要任务是获得脉冲发生的ns级时间间隔，目前见诸报道的随机脉冲的TDC检测及峰值检测方法主要停留在μs级或ms级检测，而且以往脉冲时间检测多为前沿估计、模拟数字电路混合设计。德国ACAM公司的时间-数据转换专用芯片TDC-GP1、TDC-GP2虽然时间检测精度可以达到125ps，遗憾的是它只能用于两个脉冲间的时间间隔检测，不能应对由多个随机脉冲组成的脉冲序列，即无法获取连续时间轴上的多个脉冲时间信息。因此，对随机脉冲时间序列进行纳秒级检测仍然是现有技术的难点。

发明内容

针对现有技术存在的上述缺陷以及脉冲时间检测要求，本发明的目的是提供一种基于超高速数据采集卡的随机脉冲时间序列的纳秒级在线检测系统，本系统能快速而精确地检测快逻辑窄脉冲序列中的脉冲时间，将获得对快反应随机序列在有限个时间仓轴上的1ns定时精度的TDC转换。

本发明的目的是这样实现的：随机脉冲时间序列的纳秒级检测系统，其特征在于：它包括随机事件电子学探测电路、超高速数据采集卡和PC主机，随机事件电子学探测电路与超高速数据采集卡的输入端连接，超高速数据采集卡的输出端通过PCI总线与PC主机连接；随机事件电子学探测电路产生的快逻辑窄脉冲信号经同轴电缆进入超高速数据采集卡的输入通道，在超高速数据采集卡内，所述快逻辑窄脉冲信号依次经前置滤波电路、衰减电路、放大电路和采样率为1GS/s的A/D转换单元处理后转化为FPGA单元(FPGA为Field Programmable Gate Array的缩写，即“现场可编程门阵列”)可以处理的数字信号缓存到缓存器中，由缓存器送入FPGA单元，在FPGA单元内完成时间-数字转换，利用本发明设计的特别算法在线检测出各个脉冲峰值、脉冲时间及其时间间隔并将时间数据(指脉冲时间和时间间隔)输出到PCI接口，脉冲时间以序列中每个脉冲的峰值位置标定，精度为1ns。

所述FPGA单元包括采样控制电路、数据处理单元、对A/D转换单元予以触发的触发控制电路和PCI接口控制电路，各个脉冲峰值、峰值位置标定的脉冲时间及其时间间隔的检测由数据处理单元完成。

FPGA单元对脉冲序列的时间-数字转换的算法设计如下：首先设定一个门阈值，并预先定义“起始增量”条件StartDelta和“有效增量”条件ValidDelta，先快速遍历扫描满足门阈值条件的所有数据，如果波形数据比最小数据上升了StartDelta，则开始搜寻后续数据流中的最大值及新的波形数据，如果波形数据从最大值下降了ValidDelta，这时就确定刚才的数据最大值点为脉冲峰值点，记录这个峰值和时间。

本发明中数据采集卡按时间-数字转换TDC(Time-Digital-Convert)方式采集记录信号，直接由卡载FPGA单元在线完成TDC转换，即仅对脉冲信号执行本发明专门设计的峰值检测算法以记录脉冲发生时间，形成的缓存结果为脉冲时间信息数据流。

超高速数据采集卡采用多通道、1GS/s同步采集系统。各个通道具有独立的采集电路、处理电路，通过给定一个外触发信号对各通道进行边沿触发，各通道开始同步采集信号，使得各通道信号采集是1ns时间的同步精度，且是1ns时间的采样精度。

事件型时间检测的对象通常是由前端电子学电路形成的随机快逻辑窄脉冲序列。由于电子学电路的器件特性局限，脉冲并不是理想的δ冲击，实际上仍然是带有上升沿、波峰、下降沿以及微弱波动的模拟信号。对于事件型的随机过程分析还必须对这个脉冲序列进行进一步的数字化时间提取，以获得理想δ冲击序列，最终送交给后端处理机的数据为时间轴上对应于事件“有”、“无”的“0”、“1”序列，其中“0”代表有事件发生，“1”代表无事件发生。因为随机脉冲在大多数的时间仓内为0，实际记录或存储时可按数据编码或压缩形式处理，可进一步记录为脉冲序列发生时间的一维数组如(2，8，13，……，8190)，代表2、8、13等时间仓内有事件发生。这样，数据量将大为减少，有利于时间信息在整个系统中的传输、存储及运算。

上述超高速数据采集卡得到的脉冲时间数据流再通过PCI总线传输到PC主机内存或硬盘存储器，同时由主机进行后续分析处理如FFT、频谱、功率谱、相关函数等。脉冲信号的采集、传输、存储、处理采用流水线形式的并行方式，通过PC机的多核CPU、多线程方法予以实现并行工作机制，以获得整个系统检测、处理和分析的高效协同性。

相比现有技术，本发明随机脉冲时间序列的纳秒级检测系统具有如下有益效果：

I、采用硬件、软件(算法)相结合的方式构造出一种利用PC平台、采用超高速数据采集卡的脉冲时间序列的在线检测系统；其中的关键组件——超高速数据采集卡基于1GS/s超高速A/D转换单元和大容量、高性能FPGA高速处理单元，以序列中每个脉冲的峰值位置标定其脉冲时间，而峰值位置的确定采用专门设计的PeakTDC滞回峰值检测算法，时间精度为1ns，能够快速、准确地检测到随机脉冲信号，并将脉冲信号转化为纳秒级的脉冲时间信息数据流，再将该脉冲时间信息数据流传送给计算机进行数据存储和分析。

II、本发明基于1GS/s超高速A/D转换单元和FPGA高速处理单元进行数据采集和在线检测，能够快速而精确地检测快逻辑窄脉冲序列中的脉冲时间，脉冲时间的检测通过载于FPGA的特别设计的PeakTDC滞回峰值检测算法；本系统可以获得对快反应随机事件在有限个时间仓轴上的纳秒级随机脉冲序列的TDC时间数据转换。

III、本发明检测结果精确、检测速度快，能够达到纳秒级在线检测的要求。

IV、本发明检测方法灵活、方便，在适当调整相关参数后，能够用以检测各类脉冲序列、脉冲对或者堆积脉冲信号，也适应宽电压范围、正负极性、周期或随机脉冲，除了可以精确得到脉冲时间数据外，也可以得到脉冲峰值数据。

V、本发明中脉冲信号的采集、传输、存储、处理采用流水线形式的并行方式，通过PC机的多核CPU、多线程方法予以实现并行工作机制，以获得整个系统检测、处理和分析的高效协同性。

总之，本发明基于1GS/s超高速A/D转换单元和FPGA高速处理单元进行数据采集和在线检测，能够快速而精确地检测快逻辑窄脉冲序列中的脉冲时间，脉冲时间的检测通过载于FPGA的特别设计的PeakTDC滞回峰值检测算法。本系统可以获得对快反应随机事件在有限个时间仓轴上的纳秒级随机脉冲序列的TDC时间数据转换。

附图说明

图1-本发明脉冲时间序列检测系统结构框图；

图2-本发明脉冲峰值检测算法示意图。

具体实施方式

以下结合附图对本发明的技术方案作具体描述。

如图1所示为本发明系统结构框图，系统构成包括：随机事件电子学探测电路、超高速数据采集卡和高性能PC主机等。随机事件电子学探测电路与超高速数据采集卡的输入端连接，超高速数据采集卡的输出端通过PCI总线与PC主机连接。

所述超高速数据采集卡包括前置滤波电路、衰减电路、可变增益的放大电路、基于1GS/s超高速A/D转换单元、8M高速缓存器和大容量、高性能的FPGA高速处理单元(FPGA为Field Programmable Gate Array的缩写，即“现场可编程门阵列”)。由于国内一般称100MS/s左右就是高速，本发明中A/D转换单元采样率为1GS/s(即1000MS/s，对应1ns的采样周期)，远高于平常所说的高速，这样的速度通常称为“超高速”，对应的数据采集卡则称之为“超高速数据采集卡”。这是整个检测系统能达到纳秒精度的基础保证。

随机事件电子学探测电路(也即快反应事件电子学探测电路)沿用传统方法，用以将快反应事件转变成以时间信息为标度的快逻辑窄脉冲序列信号并经同轴电缆进入采集卡的输入通道后，在超高速数据采集卡内，所述快逻辑窄脉冲信号依次经过前置滤波电路、衰减电路、可变增益的放大电路和A/D采样量化转化成FPGA可以处理的数字信号缓存到8MB缓存器，再由缓存器送入FPGA单元。在FPGA单元内完成时间-数字转换，在线检测出各个脉冲峰值、峰值位置标定的脉冲时间及其时间间隔并将时间数据(指脉冲时间和时间间隔)输出到PCI接口。在PC主机端的计算机应用程序的交互控制管理下，进行模拟通道的阻抗匹配、放大器增益大小、偏置、采样方式、采样频率、每次采样点数、启动ADC及转换结束的识别等控制，并将采集到的原始数据或处理后数据通过PC主机的PCI总线接口以DMA方式传输到PC主机，以供主机对数据信号进行存储、分析、处理、显示及打印输出等工作。

在上述工作过程中，为满足1ns的检测精度，采集卡的8bits ADC器件的采样率为1GS/s。1GS/s采样速率是完全满足采样定律并能获得1ns采样间隔的高精度信号样本。在A/D转换单元中，前置滤波使用200MHz带限滤波滤除信号中的高频干扰和毛刺。为了维持原脉冲序列的信号特性不变并符合A/D转换器的电平要求，可以根据实际来源信号的峰峰值、电压幅度适当调整A/D转换时的参考电压、衰减与放大系数。经过这样的安排设定，8MBytes高速缓存中得到的A/D转换结果就为8.192ms时长的、1ns间隔的8位数字化数据，这组数据对应的Time-Bin为1ns、Block-Size为8192x10⁶，为后续峰值检测和时间检测提供了1ns精度的基础保障。

采集卡中FPGA单元除了担负采样控制、触发控制和PCI接口控制等基本任务外(分别由采样控制单元、触发控制单元和PCI接口模块完成)，更重要的是进行在线的、快速的数据处理，也就是使用采集卡上的基于FPGA的可重配置的卡载数据处理单元(DPU，DataProcessing Unit)直接处理采集到的数据以获得检测结果。这样，一方面利用了FPGA的快速处理能力，另一方面可提高有用数据的吞吐量，降低了PCI总线的负担。DPU实际上是一种高性能、快速FPGA实现，对于特别应用处理可以获得比DSP还快的处理速度，可以在8.5ns内执行多个应用。作为一个实施例，本发明的FPAG提供28672个逻辑单元、96个结果为36位的专用18位x18位乘法器，还提供近1.7M位的片上处理存储器。FPGA上的DPU单元使得采集卡具有分析能力，可以重新配置，以执行各种卡载实时信号处理功能，在系统中完成在线数据处理如TDC、FFT、数据简化、过滤等。本发明配置的DPU单元的功能为：将采集到的脉冲序列数据进行处理分析，在线检测出各个脉冲的峰值及其时间间隔，在获得各个脉冲时间后，随即舍弃其它所有原始A/D转换数据值，输出到PCI接口的数据为数据量大为减少的峰值数组和时间数组。如果不关心峰值幅度只关心时间信息，则峰值幅度可以摈弃不用。

同步采集系统可构成形式完全相同的、具有独立的A/D采集电路、FPGA处理电路的多个通道(如3、5个通道)；通过给定一个统一的外触发信号对各通道进行边沿触发，使得各通道开始同步采集信号，实现多通道信号的同步性采集，每采样点的采样是在各通道采集时钟(1ns周期)的下降沿完成的。这样的采集机制保证了多通道信号采集是1ns时间的同步精度，且是1ns时间的采样精度。

如图2所示为本发明在线峰值检测的处理算法示意图，现将该算法命名为“PeakTDC滞回峰值检测”算法。以下具体描述FPGA进行脉冲时间检测的在线处理过程。

脉冲信号波形经高速采样后的数字量化值范围为[0，+255]，信号电压幅度volts[i]和量化数据data[i]之间的关系用下面公式表达：

data[i]＝(volts[i]+offset)*255/FS

式中定义：

data[i]------时间位置i处的8位ADC整数量化值

volts[i]------时间位置i处的浮点数电压值

offset------预先设置的浮点数电压偏移值

FS------预先设置的浮点数电压量程值

例如，对于0～800mV的正极性脉冲信号，预设offset＝0.0mV，FS＝1.0V，则得到的量化数据在0～204之间。后端PC机得到的峰值数据通常是数字量化值数据，该数据可以随时与实际电压值相互换算。

按前述硬件构建安排，系统一次采样时间深度为8.192ms，采样数据为8192个，每个数据的采样时间刚好为1ns。卡载FPGA的在线处理固件PeakTDC就是对这组电压数据进行实时检测，以获得随机脉冲的峰值数据和峰值时间位置信息。

本发明所设计的“PeakTDC滞回峰值检测”算法示意如图2，其中P点、P’点即为需要检测出的脉冲峰值及其时间位置，StartDelta为预先定义的“起始增量”条件，ValidDelta预先定义的“有效增量”条件。该PeakTDC滞回峰值检测算法的核心依据是：脉冲峰值点必定是波形中有一定的起始增量幅度以及下降增量幅度的最大值点，其基本工作原理如下所述：首先，在数据采样期间，为进一步减少处理数据量、提高FPGA在线处理速度，需要设定一个门阈值，该阈值用以摈弃与峰值电压相距较远的低电压波动，也即门阈值以下的电压值直接限定为0，门阈值以上的电压值予以保留；然后开始对这组大多数数据已变为0的数据序列开始进行峰值检测，而且检测的数据对象仅针对门阈值以上的数据。然后，开始遍历扫描满足门阈值条件的所有数据，如果波形数据比最小数据上升了StartDelta，则开始搜寻后续数据流中的最大值及新的波形数据，如果波形数据从最大值下降了ValidDelta，这时就确定刚才的数据最大值点即为峰脉冲峰值点，记录这个峰值和时间；随后继续搜寻后续的满足上升了StartDelta和下降了ValidDelta的最大值点，直到检测出所有脉冲峰值点。使用这种峰值检测方法，即使脉冲与脉冲之间距离很近，也能正确检出。

针对正极性脉冲，PeakTDC滞回峰值检测的在线处理步骤如下：

步骤1：从满足门阈值gate的数据V[0]处开始逐点扫描，同时更新数据最小值Vmin＝min(V[0]，V[1]，…，V[iS])，逐点判断后续数据，找寻到比Vmin值上升了StartDelta的数据点，该数据点位置标记is。即求取：

Vmin＝min(V[0]，V[1]，…，V[iS])

及V[iS]≥Vmin+StartDelta    (1)

步骤2：继续扫描后续数据，同时更新数据最大值Vmax＝max(V[iS]，V[iS+1]…V[imax])，逐点判断后续数据，找寻到比Vmax值下降了ValidDelta的数据点，该数据点位置标记为iv，最大值位置标记为iM。即求取：

V[iM]＝max(V[iS]，V[iS+1]，…，V[iV])

及V[iV]≤V[iM]-ValidDelta    (2)

步骤3：如果存在同时满足步骤1和步骤2的条件(1)、条件(2)的数据最大值V[iM]，则记录其数据值和位置值(V[iM]，iM)，该记录即确定为P对应的峰值数据和峰值位置。

步骤4：返回步骤1，重复处理，但从V[iV+1]点开始继续扫描检测。

经过上述PeakTDC滞回峰值检测的处理算法，最终可以检测出P、P’…为真实峰值点；波形起伏的高点因为不完全满足峰值条件，就判断为脉冲的随机波动顶而不予记录。这样，8192x10⁶个量化数据中的非峰值数据及其位置全部摈弃，峰值幅度如不关心也可摈弃，单次采样结果就直接转化为代表脉冲时间的峰值位置的一维数组(iM1，iM2，…，iMn)，形成数据量已大大减少的供后续PCI传输、主机分析的数据流，其中n为脉冲数。在对单次采样结果的上述处理步骤中，如果所有数据小于门阈值gate，则表示没有脉冲峰值出现，脉冲数记录为n＝0；如果仅满足条件(1)、而不满足条件(2)，也表示没有脉冲，脉冲数记录为n＝0。

针对负极性脉冲，通过对原始采样数据取反后，再执行上面的PeakTDC滞回峰值检测算法，同理可以获得代表脉冲时间的峰值位置信息数据流。

实际上，本发明述检测方法在适当调整相关参数后，能够用以检测各类脉冲序列、脉冲对或者堆积脉冲信号，也适应宽电压范围、正负极性、周期或随机脉冲，除了可以精确检测脉冲时间外，也可以得到脉冲峰值数据。

Claims (3)

1.用于随机脉冲时间序列的纳秒级检测系统的对脉冲序列的时间-数字转换方法，其特征在于：所述随机脉冲时间序列的纳秒级检测系统包括随机事件电子学探测电路、超高速数据采集卡和PC主机，随机事件电子学探测电路与超高速数据采集卡的输入端连接，超高速数据采集卡的输出端通过PCI总线与PC主机连接；随机事件电子学探测电路产生的快逻辑窄脉冲信号经同轴电缆进入超高速数据采集卡的输入通道，在超高速数据采集卡内，所述快逻辑窄脉冲信号依次经前置滤波电路、衰减电路、放大电路和采样率为1GS/s的A/D转换单元处理后转化为FPGA单元可以处理的数字信号缓存到缓存器中，由缓存器送入FPGA单元，在FPGA单元内完成时间-数字转换，在线检测出各个脉冲峰值、峰值位置标定的脉冲时间及其时间间隔并将时间数据输出到PCI接口；

所述超高速数据采集卡具有多通道、1GS/s同步采集系统，各个通道具有独立的采集电路和处理电路，通过给定一个外触发信号对各通道进行边沿触发，各通道开始同步采集信号，使得各通道信号采集是1ns时间的同步精度，且是1ns时间的采样精度；

FPGA单元对脉冲序列的时间-数字转换采用PeakTDC滞回峰值检测算法确定：首先设定一个门阈值，并预先定义“起始增量”条件StartDelta和“有效增量”条件ValidDelta，先快速遍历扫描满足门阈值条件的所有数据，如果波形数据比最小数据上升了StartDelta，则开始搜寻后续数据流中的最大值及新的波形数据，如果波形数据从最大值下降了ValidDelta，这时就确定刚才的数据最大值点为脉冲峰值点，记录这个峰值和时间；

所述PeakTDC滞回峰值检测算法的在线处理步骤如下：

步骤1：从满足门阈值gate的数据V[0]处开始逐点扫描，同时更新数据最小值Vmin＝min(V[0]，V[1]，…，V[iS])，逐点判断后续数据，找寻到比Vmin值上升了StartDelta的数据点，该数据点位置标记iS；即求取：

Vmin＝min(V[0]，V[1]，…，V[iS])

及V[iS]≥Vmin+StartDelta                 (1)

步骤2：继续扫描后续数据，同时更新数据最大值Vmax＝max(V[iS]，V[iS+1]…V[imax])，逐点判断后续数据，找寻到比Vmax值下降了ValidDelta的数据点，该数据点位置标记为iV，最大值位置标记为iM；即求取：

V[iM]＝max(V[iS]，V[iS+1]…，V[iV])

及V[iV]≤V[iM]-ValidDelta                 (2)

步骤3：如果存在同时满足步骤1和步骤2的条件(1)、条件(2)的数据最大值V[iM]，则记录其数据值和位置值(V[iM]，iM)，该记录即确定为某脉冲对应的峰值数据和峰值位置；

步骤4：返回步骤1，重复处理，但从V[iV+1]点开始继续扫描检测。

2.根据权利要求1所述的脉冲序列的时间-数字转换方法，其特征在于：所述FPGA单元包括采样控制电路、数据处理单元、触发控制电路和PCI接口控制电路，各个脉冲峰值、峰值位置标定的脉冲时间及其时间间隔的检测由数据处理单元完成。

3.根据权利要求1或2所述的脉冲序列的时间-数字转换方法，其特征在于：所述PC主机为可实现脉冲信号并行工作机制的具有多核CPU和多线程的PC主机。

Images