CN101478392A - 利用vlsi实现128位密钥长度aes算法的装置 - Google Patents

Abstract

利用VLSI实现128位密钥长度AES算法的装置，属信息加密技术领域。包括微处理器接口模块、密钥扩展模块、加密运算模块、解密运算模块、密钥轮数选择器、数据输出选择器和状态输出选择器，微处理器接口模块和微处理器相连接，接收来自微处理器的命令和数据；微处理器接口模块分别和密钥扩展模块、加密运算模块、解密运算模块、密钥轮数选择器、数据输出选择器和状态输出选择器相连接，以控制密钥扩展模块、加密运算模块和解密运算模块的运行，并负责控制密钥轮数选择器、状态输出选择器、数据输出选择器，将运算结果对外部微处理器输出。本发明装置降低了功耗，提高了运算效率，具有高度的灵活性和可移植性。

Description

利用VLSI实现128位密钥长度AES算法的装置

技术领域

本发明涉及一种利用VLSI实现128位密钥长度AES算法的装置，属信息加密技术领域。

背景技术

AES(Advanced Encryption Standard)即高级加密标准，是2000年美国国家标准技术研究所(NIST)选择的一种新的信息加密算法，用于取代1977年制定的DES标准，该算法将作为新的数据加密标准用在各个安全领域中，例如2004年被批准的ieee802.11i标准就首次采用了AES算法来解决802.11无线局域网的安全问题。AES采用了Rijndael算法，它是一种对称密钥型的加密算法标准，采用迭代分组密码算法，分组长度为128bit，密钥长度可以制定为128bit、192bit或者256bit，其中采用128bit密钥长度是最常用的。AES具有很高对安全性能，对于采用128bit密钥长度的AES加密算法，即使利用1秒钟内完成一次56bitDES破解的机器，也要大约149万亿年才能破解。

AES算法是一个迭代的分组密码，对于128bit密钥长度，运算迭代次数为10。AES算法涉及到三种运算过程：密钥扩展运算、加密运算和解密运算。密钥扩展运算对密钥本身进行迭代，生成10轮轮密钥；AES的加密和解密过程把输入的128bit数据转换为一个4x4的状态字节，对状态字节进行变换。

AES加密过程首先对明文进行一次轮密钥加运算，然后进行9轮相同的迭代运算，每一步迭代包括字节置换、行移位、列混淆和轮密钥加四个过程，最后再进行一轮字节代换、行移位和轮密钥加，得出最终的密文。AES加密算法包含的四个变换函数如下：

(1)字节置换函数SubBytes()

SubBytes()是Rijndael加密算法中唯一的非线性变换，该置换包含一个作用在状态字节上的S盒，用SRD表示，它将一个8bit二进制数据转换为另一个8bit二进制数据，要求一一对应，可以通过构造S盒，用查找表方式来实现。

(2)行移位变换函数ShiftRow()

行移位变换是线性变换，在状态的每个行间进行，状态中的行按照不同的偏移量循环左移，对于采用128位密钥长度的Rijndael算法，行移位对状态进行如下变换：

$\left[\begin{array}{cccc}{a}_{00}& a_{01}& a_{02}& a_{03}\\ a_{10}& a_{11}& a_{12}& a_{13}\\ a_{20}& a_{21}& a_{22}& a_{23}\\ a_{30}& a_{31}& a_{32}& a_{33}\end{array}\right]\⇒\left[\begin{array}{cccc}{a}_{00}& a_{01}& a_{02}& a_{03}\\ a_{11}& a_{12}& a_{13}& a_{10}\\ a_{22}& a_{23}& a_{20}& a_{21}\\ a_{33}& a_{30}& a_{31}& a_{32}\end{array}\right]$

(3)列混淆变换函数MixColumn()

列混淆变换是线性变换，以状态的列为单位进行操作，列混合对状态的每一列进行如下变换：

$\left[\begin{array}{c}{b}_0\\ b_1\\ b_2\\ b_3\end{array}\right]=\left[\begin{array}{cccc}02& 03& 01& 01\\ 01& 02& 03& 01\\ 01& 01& 02& 03\\ 03& 01& 01& 02\end{array}\right]\left[\begin{array}{c}{a}_0\\ a_1\\ a_2\\ a_3\end{array}\right]$

(4)轮密钥加函数AddRoundKey()

轮密钥加函数将状态中的各个字节和轮密钥中的各个字节按位进行异或运算，实现密码和密钥的混合。

AES解密过程首先对密文进行一次轮密钥加运算，然后进行9轮相同的迭代运算，每一步迭代包括逆行移位、逆字节置换、轮密钥加和逆列混淆加四个过程，最后再进行一轮逆行移位、逆字节置换、轮密钥加，得出最终的明文，解密过程中使用论密钥次序也是逆序的。AES解密算法包含的四个变换函数如下：

(1)逆字节置换函数InvSubBytes()

InvSubBytes()是Ri jndael解密算法中唯一的非线性变换，该置换包含一个作用在状态字节上的逆S盒，用逆SRD表示，可以通过构造逆S盒，用查找表方式来实现。

(2)逆行移位变换函数InvShiftRow()

逆行移位变换，是线性变换，在状态的每个行间进行，状态中的行按照不同的偏移量循环右移，对于采用128位密钥长度的Ri jndael算法，逆行移位对状态进行如下变换：

$\left[\begin{array}{cccc}{a}_{00}& a_{01}& a_{02}& a_{03}\\ a_{10}& a_{11}& a_{12}& a_{13}\\ a_{20}& a_{21}& a_{22}& a_{23}\\ a_{30}& a_{31}& a_{32}& a_{33}\end{array}\right]\⇒\left[\begin{array}{cccc}{a}_{00}& a_{01}& a_{02}& a_{03}\\ a_{13}& a_{10}& a_{11}& a_{12}\\ a_{22}& a_{23}& a_{20}& a_{21}\\ a_{31}& a_{32}& a_{33}& a_{30}\end{array}\right]$

(3)逆列混淆变换函数InvMixColumn()

列混淆变换是线性变换，以状态的列为单位进行操作，逆列混合对状态的每一列进行如下变换：

$\left[\begin{array}{c}{b}_0\\ b_1\\ b_2\\ b_3\end{array}\right]=\left[\begin{array}{cccc}0E& 0B& 0D& 09\\ 09& 0E& 0B& 0D\\ 0D& 09& 0E& 0B\\ 0B& 0D& 09& 0E\end{array}\right]\left[\begin{array}{c}{a}_0\\ a_1\\ a_2\\ a_3\end{array}\right]$

(4)轮密钥加函数AddRoundKey()

解密运算的轮密钥加函数运算过程与加密运算轮密钥加函数相同。

AES算法提供了卓越的安全性，但是在速度要求比较高的应用场合例如通信等领域，利用软件算法会收到处理器速度的限制，有必要开发硬件加速器，提高加密解密的运行效率。现有针对AES算法的VLSI电路多侧重于对芯片面积的考虑，对功耗的考虑有不足之处，例如在公开号为CN1549105A的发明专利中提及的“一种在智能卡中用串行硬件实现AES算法的方法”，其中采用了迭代过程中临时生成轮密钥的方式，这种方式虽然可以节省片上存储器面积，但是多数应用场合中密钥不经常变化，需要用同一密钥连续多次进行加密或解密操作，这时频繁的密钥扩展运算会带来额外的动态功耗，不适合对功耗敏感的应用领域。。

发明内容

为了克服现有技术的缺陷和不足，本发明提供了一种利用VLSI实现128位密钥长度AES算法的装置。

一种利用VLSI实现128位密钥长度AES算法的装置，包括微处理器接口模块、密钥扩展模块、加密运算模块、解密运算模块、密钥轮数选择器、数据输出选择器和状态输出选择器，其特征在于微处理器接口模块和微处理器相连接，接收来自微处理器的命令和数据；微处理器接口模块分别和密钥扩展模块、加密运算模块、解密运算模块、密钥轮数选择器、数据输出选择器和状态输出选择器相连接，以控制密钥扩展模块、加密运算模块和解密运算模块的运行，并负责控制密钥轮数选择器、状态输出选择器、数据输出选择器，将运算结果对外部微处理器输出；密钥扩展模块的密钥轮数输入与密钥轮数选择器输出连接；密钥扩展模块状态输出与微处理器接口模块连接；密钥扩展模块轮密钥输出同时与加密运算模块的轮密钥输入、解密运算模块的轮密钥输入连接；加密运算模块的密文输出与数据输出选择器连接；加密运算模块的状态输出与状态输出选择器连接；解密运算模块的明文输出与数据输出选择器连接；解密运算模块的状态输出与状态输出选择器连接。

所述微处理器接口模块和密钥扩展模块的连接方式是密钥扩展模块的密钥输入与微处理器接口模块的数据输出连接。

所述微处理器接口模块和加密运算模块的连接方式是加密运算模块的明文输入与微处理器接口模块的数据输出连接。

所述微处理器接口模块和解密运算模块的连接方式是解密运算模块的密文输入与微处理器接口模块的数据输出连接。

上述VLSI(Very Large Scale Integrated circuites)即超大规模集成电路。

在上述装置中，密钥扩展模块负责完成密钥扩展和论密钥存储；加密运算模块负责对数据进行加密；解密运算模块负责对数据进行解密。微处理器接口模块负责接与外部微处理器进行通信，根据微处理器发送的指令控制装置内部其他模块的运行，包括：控制密钥轮数选择器、数据输出选择器和状态输出选择器的数据选择端；控制密钥扩展模块、加密运算模块、解密运算模块的运行；将密钥扩展模块的运行状态、加密运算模块和解密运算模块的运行状态和运算结果返回给外部微处理器。

上述装置中微处理器接口模块的运行方法，步骤如下：

Step1：若接收到写数据指令，将数据存储于内部数据寄存器；

Step2：若接收到密钥扩展指令，输出start信号至密钥扩展模块；输出控制信号到状态输出选择器，选通密钥扩展模块状态输出；

Step3：若接收到加密运算指令，输出start信号至加密运算模块；输出控制信号到密钥轮数选择器，选通加密运算模块密钥轮数输出；输出控制信号到状态输出选择器，选通加密运算模块状态输出；

Step4：若接收到解密运算指令，输出start信号至解密运算模块；输出控制信号到密钥轮数选择器，选通解密运算模块密钥轮数输出；输出控制信号到状态输出选择器，选通解密运算模块状态输出；

Step5：若收到读数据指令，按照微处理器时序要求将状态和数据返回给微处理器。

上述装置中密钥扩展模块的运行方法，步骤如下：

Step1：接收到微处理器接口模块start信号和密码后，将状态输出信号置为无效；

Step2：接收到微处理器接口模块start信号和密码后，在密钥扩展模块内部状态机控制下连续进行10轮密钥计算，在每轮密钥扩展完成后存储该轮密钥到密钥扩展模块内部存储器中；

Step3：密钥扩展模块完成10轮密钥计算后，将状态输出信号置为有效；

Step4：密钥扩展模块根据密钥轮数选择器的输入，从内部存储器读出对应的轮密钥，发送到轮密钥输出口。

上述装置中加密运算模块的运行方法，步骤如下：

Step1：接收到微处理器接口模块start信号和明文后，在加密运算模块内部状态机控制下开始进行10轮加密迭代计算；

Step2：在完成每轮加密迭代计算之后将下一个轮数输出至密钥轮数选择器；

Step3：完成第10轮加密迭代计算后，将状态输出信号置为有效；将密文输出到该模块数据输出口；将状态输出信号置为有效。

上述装置中解密运算模块的运行方法，步骤如下：

Step1：接收到微处理器接口模块起始信号和密码后，在解密运算模块内部状态机控制下开始进行10轮解密迭代计算；

Step2：在完成每轮加密迭代计算之后将下一个轮数输出至密钥轮数选择器；

Step3：完成第10轮密钥计算后，将状态输出信号置为有效；将密文输出到该模块数据输出口；将状态输出信号置为有效。

本发明目的就是为了解决采用微处理器软件进行AES加密解密带来的速度瓶颈问题。该装置使得128位密钥长度AES加密解密过程十分简单高效。本装置可以作为微处理器外围电路或作为IP核嵌入到片上系统中完成数据加密解密功能，适合于采用128位AES算法作为加密标准的安全应用领域。

本发明的有益效果是：

1、本发明利用硬件实现AES加密和解密运算，解决了软件进行AES运算速度瓶颈的问题。

2、本发明加密运算模块和解密运算模块复用一个密钥扩展模块，减少了芯片面积。

3、采用本发明所提供的装置，轮密钥存储在密钥扩展模块内部RAM中，在密钥不变的情况下可以连续多次进行加密或解密操作，无需每次都要重新进行密钥扩展运算，提高了运算效率，同时降低了功耗。

4、采用本发明提供的装置，只需改变微处理器接口模块即可移植至不同的微处理器或总线接口，具有高度的灵活性和可移植性。

说明书附图

图1为本发明的硬件结构示意图。

其中：1、密钥扩展模块；2、密钥轮数选择器；3、微处理器接口模块；4、解密运算模块；5、加密运算模块；6、状态输出选择器；7、数据输出选择器。

图2为本发明装置中微处理器接口模块的运行方法方框示意图。

其中：8-12按顺序表示了该运行方法的各个步骤。

图3为本发明装置中密钥扩展模块的运行方法方框示意图。

其中：13-16按顺序表示了该运行方法的各个步骤。

图4为本发明装置中加密运算模块的运行方法方框示意图。

其中：17-19按顺序表示了该运行方法的各个步骤。

图5为本发明装置中解密运算模块的运行方法方框示意图。

其中：20-22按顺序表示了该运行方法的各个步骤。

具体实施方式

下面结合附图和实施例对本实用新型做进一步说明，但不限于此。

实施例1：(硬件实施例)

本发明实施例1如图1所示，包括微处理器接口模块3、密钥扩展模块1、加密运算模块5、解密运算模块4、密钥轮数选择器2、数据输出选择器7和状态输出选择器6，其特征在于微处理器接口模块3和微处理器相连接，接收来自微处理器的命令和数据；微处理器接口模块3分别和密钥扩展模块1、加密运算模块5、解密运算模块4、密钥轮数选择器2、数据输出选择器7和状态输出选择器6相连接，以控制密钥扩展模块1、加密运算模块5和解密运算模块4的运行，并负责控制密钥轮数选择器2、状态输出选择器6、数据输出选择器7，将运算结果对外部微处理器输出；密钥扩展模块1的密钥轮数输入与密钥轮数选择器2输出连接；密钥扩展模块1状态输出与微处理器接口模块3连接；密钥扩展模块1轮密钥输出同时与加密运算模块5的轮密钥输入、解密运算模块4的轮密钥输入连接；加密运算模块5的密文输出与数据输出选择器7连接；加密运算模块5的状态输出与状态输出选择器6连接；解密运算模块4的明文输出与数据输出选择器7连接；解密运算模块4的状态输出与状态输出选择器6连接。

所述微处理器接口模块3和密钥扩展模块1的连接方式是密钥扩展模块1的密钥输入与微处理器接口模块3的数据输出连接。

所述微处理器接口模块3和加密运算模块5的连接方式是加密运算模块5的明文输入与微处理器接口模块3的数据输出连接。

所述微处理器接口模块3和解密运算模块4的连接方式是解密运算模块4的密文输入与微处理器接口模块3的数据输出连接。

实施例2：(方法实施例)

上述装置中微处理器接口模块的运行方法，如图2所示，步骤如下：

8：若接收到写数据指令，将数据存储于内部数据寄存器；

9：若接收到密钥扩展指令，输出start信号至密钥扩展模块；输出控制信号到状态输出选择器，选通密钥扩展模块状态输出；

10：若接收到加密运算指令，输出start信号至加密运算模块；输出控制信号到密钥轮数选择器，选通加密运算模块密钥轮数输出；输出控制信号到状态输出选择器，选通加密运算模块状态输出；

11：若接收到解密运算指令，输出start信号至解密运算模块；输出控制信号到密钥轮数选择器，选通解密运算模块密钥轮数输出；输出控制信号到状态输出选择器，选通解密运算模块状态输出；

12：若收到读数据指令，按照微处理器时序要求将状态和数据返回给微处理器。

上述装置中密钥扩展模块的运行方法，如图3所示，步骤如下：

13：接收到微处理器接口模块start信号和密码后，将状态输出信号置为无效；

14：接收到微处理器接口模块start信号和密码后，在密钥扩展模块内部状态机控制下连续进行10轮密钥计算，在每轮密钥扩展完成后存储该轮密钥到密钥扩展模块内部存储器中；

15：密钥扩展模块完成10轮密钥计算后，将状态输出信号置为有效；

16：密钥扩展模块根据密钥轮数选择器的输入，从内部存储器读出对应的轮密钥，发送到轮密钥输出口。

上述装置中加密运算模块的运行方法，如图4所示，步骤如下：

17：接收到微处理器接口模块start信号和明文后，在加密运算模块内部状态机控制下开始进行10轮加密迭代计算；

18：在完成每轮加密迭代计算之后将下一个轮数输出至密钥轮数选择器；

19：完成第10轮加密迭代计算后，将状态输出信号置为有效；将密文输出到该模块数据输出口；将状态输出信号置为有效。

上述装置中解密运算模块的运行方法，如图5所示，步骤如下：

20：接收到微处理器接口模块起始信号和密码后，在解密运算模块内部状态机控制下开始进行10轮解密迭代计算；

21：在完成每轮加密迭代计算之后将下一个轮数输出至密钥轮数选择器；

22：完成第10轮密钥计算后，将状态输出信号置为有效；将密文输出到该模块数据输出口；将状态输出信号置为有效。

Claims (8)

1、一种利用VLSI实现128位密钥长度AES算法的装置，包括微处理器接口模块、密钥扩展模块、加密运算模块、解密运算模块、密钥轮数选择器、数据输出选择器和状态输出选择器，其特征在于微处理器接口模块和微处理器相连接，接收来自微处理器的命令和数据；微处理器接口模块分别和密钥扩展模块、加密运算模块、解密运算模块、密钥轮数选择器、数据输出选择器和状态输出选择器相连接，以控制密钥扩展模块、加密运算模块和解密运算模块的运行，并负责控制密钥轮数选择器、状态输出选择器、数据输出选择器，将运算结果对外部微处理器输出；密钥扩展模块的密钥轮数输入与密钥轮数选择器输出连接；密钥扩展模块状态输出与微处理器接口模块连接；密钥扩展模块轮密钥输出同时与加密运算模块的轮密钥输入、解密运算模块的轮密钥输入连接；加密运算模块的密文输出与数据输出选择器连接；加密运算模块的状态输出与状态输出选择器连接；解密运算模块的明文输出与数据输出选择器连接；解密运算模块的状态输出与状态输出选择器连接。

2、根据权利要求1所述的一种利用VLSI实现128位密钥长度AES算法的装置，其特征在于所述的微处理器接口模块和密钥扩展模块的连接方式是密钥扩展模块的密钥输入与微处理器接口模块的数据输出连接。

3、根据权利要求1所述的一种利用VLSI实现128位密钥长度AES算法的装置，其特征在于所述的微处理器接口模块和加密运算模块的连接方式是加密运算模块的明文输入与微处理器接口模块的数据输出连接。

4、根据权利要求1所述的一种利用VLSI实现128位密钥长度AES算法的装置，其特征在于所述的微处理器接口模块和解密运算模块的连接方式是解密运算模块的密文输入与微处理器接口模块的数据输出连接。

5、一种如权利要求1所述装置中微处理器接口模块的运行方法，步骤如下：

Step1：若接收到写数据指令，将数据存储于内部数据寄存器；

Step2：若接收到密钥扩展指令，输出start信号至密钥扩展模块；输出控制信号到状态输出选择器，选通密钥扩展模块状态输出；

Step3：若接收到加密运算指令，输出start信号至加密运算模块；输出控制信号到密钥轮数选择器，选通加密运算模块密钥轮数输出；输出控制信号到状态输出选择器，选通加密运算模块状态输出；

Step4：若接收到解密运算指令，输出start信号至解密运算模块；输出控制信号到密钥轮数选择器，选通解密运算模块密钥轮数输出；输出控制信号到状态输出选择器，选通解密运算模块状态输出；

Step5：若收到读数据指令，按照微处理器时序要求将状态和数据返回给微处理器。

6、一种如权利要求1所述装置中密钥扩展模块的运行方法，步骤如下：

Step1：接收到微处理器接口模块start信号和密码后，将状态输出信号置为无效；

Step2：接收到微处理器接口模块start信号和密码后，在密钥扩展模块内部状态机控制下连续进行10轮密钥计算，在每轮密钥扩展完成后存储该轮密钥到密钥扩展模块内部存储器中；

Step3：密钥扩展模块完成10轮密钥计算后，将状态输出信号置为有效；

Step4：密钥扩展模块根据密钥轮数选择器的输入，从内部存储器读出对应的轮密钥，发送到轮密钥输出口。

7、一种如权利要求1所述装置中加密运算模块的运行方法，步骤如下：

Step1：接收到微处理器接口模块start信号和明文后，在加密运算模块内部状态机控制下开始进行10轮加密迭代计算；

Step2：在完成每轮加密迭代计算之后将下一个轮数输出至密钥轮数选择器；

Step3：完成第10轮加密迭代计算后，将状态输出信号置为有效；将密文输出到该模块数据输出口；将状态输出信号置为有效。

8、一种如权利要求1所述装置中解密运算模块的运行方法，步骤如下：

Step1：接收到微处理器接口模块起始信号和密码后，在解密运算模块内部状态机控制下开始进行10轮解密迭代计算；

Step2：在完成每轮加密迭代计算之后将下一个轮数输出至密钥轮数选择器；

Step3：完成第10轮密钥计算后，将状态输出信号置为有效；将密文输出到该模块数据输出口；将状态输出信号置为有效。

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