CN101472184B - Ldpc前向纠错解码器及其降低功耗的方法 - Google Patents

Ldpc前向纠错解码器及其降低功耗的方法 Download PDF

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Abstract

本发明公开了一种LDPC前向纠错解码器,包括8个并联的FEC处理模块,每个FEC处理模块内包括LDPC解码模块和BCH校验模块,所述8个LDPC解码模块同时进行解码操作,任一LDPC解码模块在解码时对信息比特进行硬判并进行BCH校验;在LDPC解码模块、BCH校验模块中分别插入的门控时钟单元;通过所述门控时钟单元,根据门控时钟策略,在满足停止时钟的条件时,停止相应模块的时钟。本发明还公开了一种降低前向纠错解码器功耗的方法,包括BCH校验策略、LDPC停止迭代策略、N-1策略。本发明能够有效降低前向纠错解码器的功率消耗。

Description

LDPC前向纠错解码器及其降低功耗的方法 
技术领域
本发明涉及数字电视地面广播传输领域,特别是涉及一种地面电视国标解调芯片中的前向纠错(FEC)解码器。本发明还涉及一种降低所述前向纠错解码器功耗的方法。 
背景技术
地面数字广播近几年来一直都是无线领域关注的热点。2007年8月1日起,我国实施数字电视地面广播传输系统强制标准——国标DTMB。DTMB系统中的前向纠错编码,是在发送端引入数据冗余性的信道编码技术,籍此在接收端获得一定的纠错能力。前向纠错编码由外码(BCH码)和内码(LDPC码)级联实现。BCH码是一种应用广泛的能纠正多重错误的分组码。LDPC码是一种逼近香农限的,易实现和系统复杂度低的优秀的线性纠错码。LDPC码应用于采用正交频分复用技术的无线局域网及高速光纤通信方面取得了良好的性能,相比传统的纠错码有很优异的特点,具有良好的应用前景。 
随着集成电路技术的飞速发展和对消费类电子产品(特别是便携式电子产品)的需求,芯片设计中不能只考虑速度和面积两个方面,而必须要注意它越来越重要的第三个方面——功耗。因为低功耗对于手持设备具有重要意义,在DTMB芯片中,FEC的功耗占50%以上,所以设计低功耗FEC的硬件构架变得尤为重要。低功耗的设计方法包括,异步电路、低功耗总 线设计、低功耗存储系统设计、时钟门控,信号门控、状态机优化、并行和流水结构等技术。从越高的抽象层次去考虑功耗问题,芯片功耗优化的幅度就越显著。其中最简单而有效的方法是插入门控时钟单元。如何有效的利用门控时钟,如何合理地划分逻辑单元,如何采用有效的门控时钟策略,在不影响FEC解码性能的前提下,最大程度的停止逻辑门的时钟翻转,降低功耗,成为DTMB解码芯片中低功耗FEC的硬件构架的实现难点。 
发明内容
本发明要解决的技术问题是提供一种地面电视国标解调芯片中前向纠错解码器,它能够有效降低解码器的功耗。为此,本发明还要提供一种降低FEC解码器功耗的方法。 
为解决上述技术问题,本发明的地面电视国标解调芯片中前向纠错解码器,包括8个并联的FEC处理模块,每个FEC处理模块内包括LDPC解码模块和BCH校验模块,所述8个LDPC解码模块同时进行解码操作,任一LDPC解码模块在解码时对信息比特进行硬判并进行BCH校验;其中: 
每个FEC处理模块划分为一个单独的时钟域,每个FEC处理模块的时钟域又划分为LDPC时钟域和BCH时钟域,共分为16个不同的时钟域; 
还包括为LDPC解码模块进行迭代时存放所需数据的SRAM访问模块;在LDPC解码模块、BCH校验模块以及SRAM访问模块中分别插入的门控时钟单元;通过所述门控时钟单元,根据门控时钟策略,在满足停止时钟的条件时,停止相应模块的时钟。 
本发明的降低向前纠错解码器功耗的方法,包括如下步骤: 
步骤一、接收输入的数据,开始进行FEC解码运算; 
步骤二、将LDPC解码模块的时钟打开,进行LDPC迭代运算。 
步骤三、根据BCH校验策略,当LDPC迭代输出校验比特时,BCH校验模块时钟关闭,继续LDPC的迭代运算,当LDPC迭代输出信息比特时,BCH校验模块可以开始工作; 
步骤四、根据N-1策略,当此时LDPC迭代次数小于N-1时,不进行BCH校验运算,将BCH校验模块时钟关闭,然后转移至步骤二,进行下一次LDPC迭代;当LDPC迭代次数≥N-1时,BCH校验模块时钟打开,进行BCH校验; 
步骤五、如果BCH校验不通过,则表明解得的数据含有误码,转移至步骤二,继续进行下一次LDPC迭代;如果BCH校验通过,则表明解得的数据无误码,FEC解码完成; 
步骤六、将此时的LDPC迭代次数置为N,记录本次LDPC迭代的迭代次数,为下一组数据的N-1策略做准备; 
步骤七、根据LDPC停止迭代策略,将通过BCH校验的LDPC迭代模块和BCH校验模块的时钟关闭;8个并联的FEC处理模块的8组数据全部通过BCH校验后,标志FEC解码完成;关闭所有FEC处理模块的子时钟域,直至下一组数据输入,转移至步骤一,开始新一组的FEC解码。 
本发明通过分别在LDPC解码模块和BCH校验模块中插入门控时钟单元,根据门控时钟策略,停止不工作的模块的时钟,从而降低解码器的功率消耗。 
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明: 
图1是本发明的低功耗的FEC解码器结构示意图; 
图2是本发明中采用的BCH校验策略示意图; 
图3是本发明中采用的LDPC停止迭代策略示意图; 
图4是本发明中采用的N-1策略示意图; 
图5是本发明的FEC门控时钟策略流程图。 
图6是本发明的FEC门控时钟结构单元示意图。 
具体实施方式
参见图1所示,本发明的地面电视国标解调芯片中前向纠错解码器,采用SPA算法,包括8个并联的FEC处理模块,每个FEC处理模块内包含LDPC解码和BCH校验两个相对独立的模块。8个LDPC解码模块同时进行解码操作。任一LDPC解码模块在解码的时候会对信息比特进行硬判,并进行BCH校验。在本发明中LDPC解码模块输入为4bit软值,表示一个4位的有符号数,硬判是指当该数大于等于0时,认为当前比特为0,小于0时认为当前比特为1。 
每个FEC处理模块划分为一个单独的时钟域,每个FEC处理模块的时钟域又划分为LDPC时钟域和BCH时钟域。这样最终的时钟域分为16个不同的时钟域。 
本发明的前向纠错解码器,还包括为LDPC解码模块进行迭代时存放所需数据的SRAM访问模块。在LDPC解码模块、BCH校验模块以及SRAM访问模块中分别插入门控时钟单元。所述前向纠错解码器的功耗主要由逻辑电路以及SRAM产生。通过门控时钟单元,按照门控时钟策略,在满足停止时钟的条件时,停止相应模块的时钟,能够减少不必要的时钟翻转, 降低系统功耗。上述SRAM的访问指对SRAM进行读操作和写操作,不必要的读写会浪费很大功耗。还有当不对SRAM进行读写操作时,SRAM上的时钟也要关闭,更进一步的降低功耗。门控时钟单元作为业内常用的一种逻辑器件,其基本功能可以理解为与门,即时钟与使能信号相与。如图6所示,系统时钟是芯片的时钟,从不关断。如果把系统时钟直接给SRAM使用无疑太浪费功耗。只有当使能信号为高的时候,SRAM上才有时钟,使能为低时,SRAM上时钟关断。 
使用门控时钟来达到低功耗的目的包括:什么时候将子时钟域关闭,什么时候将子时钟域打开,在本发明中设计了如下三种门控时钟策略: 
BCH校验策略(参见图2)。适用时钟域:BCH校验模块的BCH时钟域。因为LDPC迭代出的数据包括校验比特和信息比特,校验比特在前,信息比特在后。而BCH校验只需要对信息比特进行运算。为了节省再校验比特产生时,BCH校验模块的功率消耗,本发明在LDPC迭代运算产生校验比特的时间内,将BCH校验的时钟域关闭。只有当每次LDPC的迭代产生出信息比特的时候,将BCH校验的时钟打开,其余时间BCH校验的时钟关闭。 
LDPC停止迭代策略(参见图3)。适用时钟域:LDPC解码模块的LDPC时钟域和BCH校验模块的BCH时钟域。在同时对8个LDPC解码模块进行解码时,当其中一个FEC处理模块的LDPC迭代完成后,所得的信息比特通过BCH验证,即LDPC迭代的结果正确,FEC解码结束。在FEC解码结束后,下一轮数据输入之前,FEC处理模块处于空闲状态。为了节省这种空闲状态的功耗,一旦LDPC迭代出的数据通过BCH验证,则停止该FEC处理模块的时钟。其余FEC处理模块时钟一直打开,继续进行下一次迭代, 直至BCH验证通过,再将相应FEC处理模块的时钟关闭。由于各LDPC解码模块在迭代时所要用的数据存放有一定的独立性(放在不同的SRAM中),所以此时也就可以关断相应SRAM的时钟。 
所述的通过BCH验证,是指经过BCH验证模块后,BCH产生的SEED为0,若SEED不为0,则没有通过BCH验证。SEED是指BCH校验产生的校正子,是在LDPC解码的同时对信息比特行进行循环移位得到的,是判断BCH校验是否通过的一个依据。当某个LDPC解码模块一次迭代完成后,其所包含的BCH校验模块的校验结果也就同时获得。 
N-1策略(参见图4)。此策略的依据是前后2组LDPC解码模块(每组8个)的信号质量在实际情况中是接近的,因为相邻的信号质量相差不会过大。假如第一组用了很多次才迭代完成(BCH校验通过),说明信号质量很差,那么第二组不用过早进行BCH校验,因为即使做校验也是不会通过的。这样相邻的两组信号进行LDPC迭代时,迭代的次数的相关性很大。可以根据处理的数据迭代的次数,决定下一组数据开始BCH校验的迭代次数。在接收信号质量一定不好的情况下,将BCH校验的时钟关闭。在性能和功耗的权衡中,本发明采用当下一组迭代次数为本组迭代次数减一时,再打开BCH校验的时钟,即只需比上一组通过BCH校验时提前一次即可。 
具体实现的过程是:一次LDPC解码对象为8个LDPC解码模块,当某一个FEC处理模块的LDPC解码模块迭代出的信息比特最早通过BCH验证时,则记录下本次LDPC迭代次数N。在下一次对另外一组8个LDPC解码块解码时,如果迭代次数小于N-1,不进行BCH验证,即BCH验证的时 钟停止。只有当迭代到N-1时,再开始BCH的验证,将BCH验证的时钟打开。其中,N的初始默认值为1,即为从LDPC迭代的初始化时,进行BCH检验。 
当迭代到硬件所允许的最大迭代次数后,数据没有通过BCH验证,则停止所有的FEC解码运算,此时N为硬件所允许的最大迭代次数。 
如图5所示,本发明的降低FEC解码器功耗的方法是: 
步骤一、接收输入的数据,开始进行FEC解码运算。 
步骤二、将LDPC解码模块的时钟打开,进行LDPC迭代运算。 
步骤三、根据BCH校验策略,当LDPC迭代输出校验比特时,BCH校验模块时钟关闭,继续LDPC的迭代运算,当LDPC迭代输出信息比特时,BCH校验模块可以开始工作。进行下一步判断后,决定是否打开BCH校验模块的时钟。 
步骤四、根据N-1策略,当此时LDPC的迭代次数小于N一1时,不进行BCH校验运算,将BCH校验模块时钟关闭,转移至步骤二,进行下一次LDPC迭代。当LDPC迭代次数大于等于N-1时,BCH校验模块时钟打开,进行BCH校验。 
步骤五、如果BCH校验不通过,则表明解得的数据含有误码,转移至步骤二,继续进行下一次LDPC迭代。如果BCH校验通过,则表明解得的数据无误码,FEC解码完成。 
步骤六、将此时的LDPC迭代次数置为N,记录本次LDPC迭代的迭代次数(即为N),为下一组数据的N-1策略做准备。 
步骤七、最后,根据LDPC停止迭代策略,将通过BCH校验的LDPC 迭代模块和BCH校验模块的时钟关闭。8个并联的FEC处理模块的8组数据全部通过BCH校验后,标志FEC解码完成。关闭所有FEC的子时钟域,直至下一组数据输入,转移至步骤一,开始新一组的FEC解码。 

Claims (7)

1.一种地面电视国标解调芯片中LDPC前向纠错解码器,包括8个并联的FEC处理模块,每个FEC处理模块内包括LDPC解码模块和BCH校验模块,所述8个LDPC解码模块同时进行解码操作,任一LDPC解码模块在解码时对信息比特进行硬判并进行BCH校验;所述LDPC解码模块输入为一个4位的有符号数,所述硬判是指当该数大于等于0时,认为当前比特为0,小于0时认为当前比特为1;其特征在于:
每个FEC处理模块划分为一个单独的时钟域,每个FEC处理模块的时钟域又划分为LDPC时钟域和BCH时钟域,共分为16个不同的时钟域;
还包括为LDPC解码模块进行迭代时存放所需数据的SRAM访问模块;在LDPC解码模块、BCH校验模块以及SRAM访问模块中分别插入的门控时钟单元;通过所述门控时钟单元,根据门控时钟策略,在满足停止时钟的条件时,停止相应模块的时钟。
2.如权利要求1所述的地面电视国标解调芯片中LDPC前向纠错解码器,其特征在于:所述的门控时钟策略包括BCH校验策略,只有当每次LDPC解码模块迭代产生出信息比特时,将BCH校验模块的时钟打开,其余时间BCH校验模块的时钟关闭。
3.如权利要求1所述的地面电视国标解调芯片中LDPC前向纠错解码器,其特征在于:所述的门控时钟策略包括LDPC停止迭代策略,当某一LDPC解码模块迭代出的数据通过BCH校验模块验证,则停止该FEC处理模块的时钟;同时关断与该LDPC解码模块相对应的SRAM的时钟;
其余FEC处理模块时钟一直打开,继续进行下一次迭代,直至BCH验证通过,再将相应FEC处理模块的时钟关闭。
4.如权利要求1所述的地面电视国标解调芯片中LDPC前向纠错解码器,其特征在于:所述的门控时钟策略包括N-1策略,每次LDPC解码模块进行解码时,记录下最早通过BCH校验的LDPC解码模块的迭代次数N,在下一次对另外一组8个LDPC解码模块解码时只有当迭代到N-1次时,才打开BCH校验模块的时钟,进行BCH校验;迭代次数N的初始默认值为1。
5.如权利要求4所述的地面电视国标解调芯片中LDPC前向纠错解码器,其特征在于:当迭代到硬件所允许的最大迭代次数后,数据没有通过BCH验证,则停止所有的FEC处理模块的解码运算,此时迭代次数N为硬件所允许的最大迭代次数。
6.如权利要求1所述的地面电视国标解调芯片中前向纠错解码器,其特征在于:所述进行BCH验证,通过BCH验证的标志是,经过BCH校验模块后,产生的SEED为0,若SEED不为0,则没有通过BCH验证。
7.一种降低LDPC前向纠错解码器功耗的方法,其特征在于,包括如下步骤:
步骤一、接收输入的数据,开始进行FEC解码运算;
步骤二、将LDPC解码模块的时钟打开,进行LDPC迭代运算。
步骤三、根据BCH校验策略,当LDPC迭代输出校验比特时,BCH校验模块时钟关闭,继续LDPC的迭代运算,当LDPC迭代输出信息比特时,BCH校验模块可以开始工作;
步骤四、根据N-1策略,当此时LDPC迭代次数小于N-1时,不进行BCH校验运算,将BCH校验模块时钟关闭,然后转移至步骤二,进行下一次LDPC迭代;当LDPC迭代次数≥N-1时,BCH校验模块时钟打开,进行BCH校验;
步骤五、如果BCH校验不通过,则表明解得的数据含有误码,转移至步骤二,继续进行下一次LDPC迭代;如果BCH校验通过,则表明解得的数据无误码,FEC解码完成;
步骤六、将此时的LDPC迭代次数置为N,记录本次LDPC迭代的迭代次数,为下一组数据的N-1策略做准备;
步骤七、根据LDPC停止迭代策略,将通过BCH校验的LDPC迭代模块和BCH校验模块的时钟关闭;8个并联的FEC处理模块的8组数据全部通过BCH校验后,标志FEC解码完成;关闭所有FEC处理模块的子时钟域,直至下一组数据输入,转移至步骤一,开始新一组的FEC解码。
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