CN101416399B - 用于执行分层解码的分层解码器和方法 - Google Patents

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Abstract

本文一般描述用于在无线接收器中解码软位块的解码器和方法的实施例。还描述和主张其它实施例。在一些实施例中，用经编码的输入数据将存储器初始化，并用外部可靠性的和来更新该存储器。在预定次数的迭代之后，从存储器提供经解码的输出数据。

Description

用于执行分层解码的分层解码器和方法
技术领域
本发明的一些实施例关于利用前向纠错(FEC)技术的通信系统，包括无线和有线通信系统。本发明的一些实施例关于数据存储系统。一些实施例关于执行分层解码的解码器，包括低密度奇偶检验(LDPC)解码器。
背景技术
通信系统在接收器处采用各种形式的FEC技术来补偿错误。在无线通信网络中，在发射器处，在传输之前，可以在每个数据块中增加附加的纠错位，如奇偶检验位。在接收器处，解码器使用这些附加位来帮助恢复所传送的原始数据位。一些无线系统利用低密度奇偶检验(LDPC)码，这些LDPC码是由奇偶检验矩阵指定的线性块码。在一些情况下，LDPC编码可以提供比一些无线网络所使用的一些卷积码高的编码增益。一些系统使用LDPC码，这些LDPC码可以利用为块置换LDPC码传递的消息通过分层LDPC解码法或turbo解码法来解码。LDPC码的分层解码还可改善LDPC码的编码增益。
LDPC编码的信号的分层解码属硬件和处理密集型，从而导致重量、尺寸、复杂度和/或功率消耗的增加。这些都是显著的缺点，尤其对于便携式无线通信设备来说更是如此。
因此，普遍需要不那么需要硬件和/或不那么密集处理的用于分层解码LDPC编码的数据的解码器和方法、以及使用更少功率的用于分层解码LDPC编码的数据的解码器和方法。普遍需要用于分层解码无线和有线通信系统的LDPC编码的数据的解码器和方法、以及用于在数据存储系统中分层解码LDPC编码的数据的解码器和方法。
附图说明
图1是根据本发明的一些实施例的多载波接收器的框图；
图2是根据本发明的一些实施例的解码器的操作图；
图3是根据本发明的一些实施例的分层LDPC解码过程的流程图；
图4是根据本发明的一些实施例的数据存储系统的框图。
具体实施方式
以下描述和附图充分地说明了本发明的具体实施例以使本领域的技术人员能够实现它们。其它实施例可以包含结构、逻辑、电、过程和其它变化。实例只是代表可能的变型。除非明确需要，否则各个组件和功能可以任选，并且操作顺序可变。一些实施例的部分和特征可以包含在其它实施例的部分和特征中、或替代其它实施例的部分和特征。权利要求中阐述的本发明的实施例涵盖那些权利要求的所有可用的均等物。本文将本发明的实施例个别称为或统称为术语“发明”，这只是为了方便起见，而不是用于将本申请的范围限于任何单个发明或发明概念(如果实际上公开了多于一个发明或发明概念)。
图1是根据本发明的一些实施例的多载波接收器的框图。接收器100通过天线101接收射频(RF)信号，处理所接收的信号，并生成经解码的位流117。图1中将接收器100视为是可以接收和处理诸如正交频分复用(OFDM)信号和正交频分多址(OFDMA)信号的多载波信号的多载波接收器，但本发明的范围不限于这方面。
接收器100可以包括用于将所接收的信号下变频的射频(RF)电路102和用于将所接收的信号数字化并生成数字时域信号105的模拟-数字转换(ADC)电路104。接收器100还可包括用于校正所接收的信号中存在的任何频率偏移的频率校正电路106。在一些实施例中，接收器100还可包括用于从经频率校正的时域信号107中移除循环前缀的循环前缀移除电路108。接收器100还可包括用于对数字时域信号109执行傅里叶变换以生成频域信号111的傅里叶变换(FT)电路110。在一些实施例中，傅里叶变换电路110可以为所接收的多载波通信信号的每个副载波提供频域信号。在一些实施例中，傅里叶变换电路110可以执行诸如快速傅里叶变换(FFT)的离散傅里叶变换(DFT)，但本发明的范围不限于这方面。
接收器100还可包括用于基于频域信号111为各个副载波生成信道估计值131的频域信道估计器130。在一些实施例中，信道估计值(estimates)131可以包括每个数据副载波的权重。接收器100还可包括用于基于信道估计值131来对频域信号111的副载波加权以生成经信道均衡的频域信号113的信道均衡器112。根据一些实施例，通过信道均衡器112来施加权重可以有助于补偿通信信道的影响，通过该通信信道可能已传播所接收的信号。在一些实施例中，信道均衡器112可以基本上抵消通信信道的影响。在一些实施例中，经信道均衡的频域信号113可以包括用于每个数据副载波的符号，如正交调幅(QAM)符号，但本发明的范围不限于这方面。
接收器100还可包括用于解调经信道均衡的频域信号113并为每个数据副载波生成位度量115的解调器114。在一些实施例中，符号解调器114可以是用于解调QAM符号的QAM解调器。接收器100还可包括用于对位度量115执行纠错解码操作以生成经解码的位流117的解码器116。在这些实施例中，位度量115可以表示概率(例如，软位而不是实际的硬位)，这些概率可以用下文将更详细论述的软判决解码技术来解码。
在一些实施例中，解码器116可以是执行分层解码的低密度奇偶检验(LDPC)解码器。在一些实施例中，用经编码的输入数据来将解码器116的存储器初始化，并用更新后的外部可靠性(extrinsicreliabilities)的和来更新该存储器。在预定次数的迭代之后，从存储器提供经解码的输出数据。在一些实施例中，对于每一层LDPC码，可以用经编码的输入数据来将列-和存储器初始化，并且可以用更新后的外部可靠性的列的和来更新该列-和存储器。更新后的外部可靠性可以通过处理列-和存储器中的当前数据与消息存储器中的一层更新后的外部可靠性之差(differences)而生成。在这些实施例中，在预定次数的迭代之后，解码器116可以从列-和存储器提供对应于经解码的位流117的经解码的输出数据。解码器116的这些实施例将在下文更详细地论述。
在一些实施例中，解码器116可以基于预定LDPC码的奇偶检验矩阵来执行LDPC分层解码操作。适合供解码器116使用的一些LDPC码可以包括准循环(QC)LDPC码，其中奇偶检验矩阵包括为零矩阵、单位矩阵或循环偏移单位矩阵的子方阵，但本发明的范围不限于这方面。
在一些实施例中，接收器100还可在解码器116的操作之前执行解交织操作。在这些实施例中的一些实施例中，解交织操作可以是对硬位块或位度量块115的块解交织操作，但本发明的范围不限于这方面。在一些扩频实施例中，接收器100不需要包括循环前缀移除电路108、傅里叶变换电路110、频域信道估计器130和信道均衡器112。
尽管图1示出适用于无线多载波通信信号的通信的本发明的一些实施例，但本发明的实施例适用于几乎任何类型的无线和/或有线(如有线线路(wireline))通信信号的通信，包括射频(RF)传输和光信号传输。一些实施例适用于扩频信号，包括码分多址(CDMA)和补码键控(CCK)信号。本发明的一些其它实施例适用于利用LDPC码来存储数据的数据存储系统。这些实施例将在下文更详细地论述。
尽管图中将接收器100示为具有数个独立的功能元件，但其中一个或多个功能元件可以组合，并且可以通过诸如包括数字信号处理器(DSP)的处理元件的软件配置元件、和/或其它硬件元件的组合来实现。例如，一些元件可以包括一个或多个微处理器、DSP、专用集成电路(ASIC)、以及用于至少执行本文描述的功能的各种硬件和逻辑电路的组合。在一些实施例中，接收器100的功能元件可以指在一个或多个处理元件上操作的一个或多个进程。
在一些实施例中，接收器100可以是通过多载波通信信道传送OFDM通信信号的无线通信设备的一部分。多载波通信信道可以位于预定频谱内，并且可以包括多个正交副载波。在一些实施例中，多载波信号可以由紧邻的OFDM副载波来定义。每个副载波可以在其它副载波的基本中心的频率处具有空值，和/或每个副载波可以在符号周期内具有整数个循环，但本发明的范围不限于这方面。在一些实施例中，接收器100可以根据诸如OFDMA的多址技术通信，但本发明的范围不限于这方面。在一些实施例中，接收器100可以是利用扩频信号通信的无线通信设备的一部分，但本发明的范围不限于这方面。
在一些实施例中，接收器100可以是通信站(例如，包括无线保真(WiFi)通信站的WLAN通信站)、接入点(AP)或移动站(MS)的一部分。在一些宽带无线接入(BWA)网络实施例中，接收器100可以是诸如微波接入全球互操作(WiMax)通信站的BWA网络通信站的一部分，但本发明的范围不限于这方面，因为接收器100可以是几乎任何无线通信设备的一部分。在一些实施例中，接收器100可以是便携式无线通信设备的一部分，便携式无线通信设备例如为个人数字助理(PDA)、具有无线通信能力的膝上型或便携式计算机、网络平板计算机、无线电话、无线耳机、寻呼机、即时消息设备、数码相机、接入点、电视、医疗设备(如心率监视器、血压监视器等)、或可以无线接收和/或发送信息的其它设备。
在一些实施例中，接收器100接收的通信信号的频谱可以包括5千兆赫(GHz)频谱或2.4GHz频谱。在这些实施例中，5GHz频谱可以包括在约4.9-5.9GHz范围内的频率，而2.4GH频谱可以包括在约2.3-2.5GHz范围内的频率，但本发明的范围不限于这方面，因为其它频谱也同样适合。在一些BWA网络实施例中，通信信号的频谱可以包括介于2-11GHz之间的频率，但本发明的范围不限于这方面。
在一些实施例中，接收器100可以根据无线局域网的特定通信标准(例如，电气和电子工程师协会(IEEE)标准，包括IEEE802.11(a)、802.11(b)、802.11(g)、802.11(h)和/或802.11(n))和/或建议规范来接收信号，但本发明的范围不限于这方面，因为它们还可适于根据其它技术和标准来发送和/或接收通信。在一些BWA网络实施例中，接收器100可以根据无线城域网(WMAN)的IEEE 802.16-2004和IEEE802.16(e)标准(包括其变型和演进)来接收信号，但本发明的范围不限于这方面，因为接收器100还可适于根据其它技术和标准来发送和/或接收通信。关于IEEE 802.11和IEEE 802.16标准的更多信息，请参见2005年5月的“信息技术的IEEE标准--系统间的远程通信和信息交换”-局域网-具体要求-11部分“无线LAN介质接入控制(MAC)和物理层(PHY)，ISO/IEC 8802-11：1999”，以及城域网-具体要求-16部分：“固定宽带无线接入系统的空中接口”，及相关修订/版本(＂IEEE Standards for Information Technology Telecommunications andInformation Exchange between Systems＂Local Area Networks-Specific Requirements-Part 11＂Wireless LAN Medium Access Control(MAC)and Physical Layer(PHY)，ISO/EEC 8802-11：1999，＂andMetropolitan Area Networks-Specific Requirements-Part 16：＂AirInterface for Fixed Broadband Wireless Access Systems，＂May 2005 andrelated amendments/versions)。
在一些实施例中，接收器100可以根据诸如称为全球移动通信系统(GSM)的泛欧洲移动系统标准的标准来通信。接收器100还可根据诸如通用分组无线电业务(GPRS)分组数据通信业务的分组无线电业务来通信。在一些实施例中，接收器100可以根据下一代GSM的通用移动电话系统(UMTS)通信，其中UMTS可以例如根据2.5G和3G无线标准(参见2000年3月的3GPP技术规范，3.2.0版)来实现通信技术。在这些实施例中的一些实施例中，接收器100可以利用分组数据协议(PDP)来提供分组数据业务(PDS)。在一些实施例中，接收器100可以根据其它标准或其它空中接口通信，包括与增强型GSM演进数据(EDGE)标准(参见2000年3月的3GPP技术规范，3.2.0版)兼容的接口，但本发明的范围不限于这方面。
在一些多输入多输出(MIMO)实施例中，接收器100还可包括两个或两个以上接收信号路径。其中，每个接收信号路径可以具有独立的天线、RF电路和ADC电路，但本发明的范围不限于这方面。天线101可以包括一个或多个定向或全向天线，包括例如偶极子天线、单极子天线、贴片天线、环形天线、微带天线、或其它类型的适于接收RF信号的天线。在一些MIMO实施例中，可以使用两个或两个以上天线。在一些实施例中，不是使用两个或两个以上天线，而是可以使用具有多个孔的单个天线。在这些实施例中，每个孔都可视为是一个独立的天线。在一些实施例中，每个天线可以有效地分离以利用空间分集和在每个天线与发送无线通信设备之间导致的不同的信道特性。在一些实施例中，天线可以分离远至1/10波长或更远，但本发明的范围不限于这方面。
图2是根据本发明的一些实施例的解码器的操作图。解码器200可以适合用作解码器116(图1)，但其它配置也是合适的。解码器200还可适合用于其它接收器，并且还可适合用于有线线路通信设备和数据存储系统和设备。
根据一些实施例，解码器200包括用于存储多层更新后的外部可靠性块的消息存储器206和用于存储称为列-和数据的更新后的输入软位的列-和存储器204。存储在消息存储器206中的多层更新后的外部可靠性块可以对应于与LDPC码关联的奇偶检验矩阵的层。消息存储器206和列-和存储器204中示出的块用于说明数据块。
解码器200还包括用于将来自列-和存储器204的列-和数据205的对应软位减去一层更新后的外部可靠性207的减法元件208。解码器200还包括用于根据由减法元件208提供的软位209生成经过更新的外部可靠性213的层处理器212。解码器还包括求和元件216，该求和元件216用于将由层处理器212生成的更新后的外部可靠性213与软位215相加以生成列-和数据217用于存储在列-和存储器204中。
在一些实施例中，解码器200还可包括最初用于将输入数据201路由到列-和存储器204的复用器202。复用器(MUX)202随后可以在多次子迭代中的每次子迭代之后将来自求和元件216的列-和数据217路由到列-和存储器204。在一些实施例中，存储在列-和存储器204中的列-和数据可以包括对应于当前存储在消息存储器206中的奇偶检验矩阵的一列的更新后的外部可靠性的和。该数据最初可以与输入数据块201一起求和。在一些实施例中，输入数据201可以包括称为软位或位度量的输入可靠性。在一些实施例中，输入数据201可以对应于位度量(list metrics)115(图1)。
在一些实施例中，在每次子迭代期间，层处理器212可以重新计算存储在消息存储器206的一层中的数据以更新该层的外部可靠性。在一些实施例中，对于每次子迭代，可以将消息存储器206的下一层中的外部可靠性提供给减法元件208，减法元件208可以将包括存储在列-和存储器204中的列-和数据的软位减去这些外部可靠性，以便供层处理器212用于为该层生成更新后的外部可靠性。
在一些实施例中，对于每次子迭代，层处理器212可以根据由减法元件208提供的软位209来生成更新后的外部可靠性213。对于每次子迭代，求和元件216可以将由层处理器212为当前子迭代生成的更新后的外部可靠性213与由减法元件208提供的之前子迭代的软位215相加以生成列-和数据217用于存储在列-和存储器204中。在这些实施例中的一些实施例中，解码器200还可包括用于向求和元件216提供从减法元件208接收的来自之前子迭代的软位215的延迟元件214。软位215可以包括来自之前子迭代的列-和数据。这将允许求和元件216为当前子迭代生成列-和数据。在一些实施例中，延迟元件214可以是延迟线，但本发明的范围不限于这方面。
在一些实施例中，在预定次数的迭代之后，存储在列-和存储器204中的一些数据可以包括对应于包括输入数据201的软位块的输出数据块225。在这些实施例中，包括输入数据201的软位块可以具有大于输出数据块225的位数。每次迭代可以包括与LDPC码的层数对应的子迭代数。在一些实施例中，当输入数据块201具有n×L软位块时，每个输出数据块225可以具有(n-m)×L个输出位，其中L是奇偶检验矩阵的子矩阵的大小。输出位可以是硬位，但本发明的范围不限于这方面，因为输出位可以替代地包括软位。在一些实施例中，每个输出数据块225可以包括输出数据字。在一些实施例中，L可以在24-96范围内，n可为24，且m可在2-12范围内，但本发明的实施例同样适用于更少或更大的L、n和m值。
在一些实施例中，当子迭代数等于LDPC码的层数时，层数可以对应于消息存储器206中的层(如行)数。对于每次子迭代，层处理器212可以处理和更新一层数据。为生成每个输出数据块225而执行的总迭代数取决于码性质，并且可以预先确定。在一些实施例中，子迭代数可以在2-20范围内，并且迭代数可以在约10-20或更大的范围内，但本发明的范围不限于这方面。
在一些实施例中，解码器200还可包括用于生成控制信号211A、211B、211C和211D的控制电路210。控制信号211C可以使复用器202最初将输入数据201路由到列-和存储器204并随后在每次子迭代之后使复用器202将来自求和元件216的列-和数据217路由到列-和存储器204。控制信号211A可以对于每次子迭代从消息存储器206中选择一层更新后的外部可靠性(a layer of updated extrinsicreliabilities)，并且可以寻址消息存储器206的选定层中的每个块内的元素以用于减法元件208以及将更新后的外部可靠性213存储在消息存储器206中。控制信号211A还可从减法元件208中排除消息存储器206中对应于奇偶检验矩阵的空子矩阵的块。控制信号211B可以对每次子迭代为减法元件208从列-和存储器204中选择列-和数据，并且可以在预定次数的迭代之后从列-和存储器204中选择码字作为输出数据225。
在一些实施例中，对于所接收的每个输入数据块201，可以将存储在消息存储器206中的更新后的外部可靠性初始化为零。存储在消息存储器206中的更新后的外部可靠性可以包括对于每次子迭代更新一次的外部消息。在这些实施例中，对于每次子迭代，层处理器212基于LDPC码所基于的奇偶检验矩阵的一层来重新计算存储在消息存储器206中的一层更新后的外部可靠性的外部可靠性。在这些实施例中，消息存储器206的元素可以在预定次数的迭代开始之前初始化为零，并在生成每个输出数据225码字之后(即，在每次预定次数的总迭代之后)再次初始化为零。
在一些多载波和OFDM实施例中，输入数据201可以通过解调对应于信道均衡频域信号113(图1)的多个频域符号调制副载波而生成，所述信号113根据所接收的OFDM信号而生成。在一些其它实施例中，输入数据201可以通过解调数字调制信号而生成。数字调制信号可以由从无线系统中的天线输入下变频得到的模拟信号或由有线系统中的模拟信道输入生成，但本发明的范围不限于这方面。
不同于利用基于奇偶检验矩阵的多个加法器的一些常规解码器，解码器200利用独立于奇偶检验矩阵的两个加法器(即，求和元件216和减法元件208)。因此，解码器200可以适合用作能够基于多个LDPC码解码数据的可编程解码器，但本发明的范围不限于这方面。在一些实施例中，解码器200可以使用比一些常规解码器少数倍的存储器。此外，解码器200不需要执行额外计算来确定输出数据，因为在每次子迭代之后以及在每次迭代之后，解码结果都存储在列-和存储器204中。
在这些可编程实施例中的一些实施例中，LDPC码可以由控制信号211A-211D定义。在这些实施例中，控制电路210可以根据特定LDPC码的奇偶检验矩阵生成控制信号211A-211D。在这些实施例中，奇偶检验矩阵可以存储在控制电路210中。在一些实施例中，可以在控制电路210中重写奇偶检验矩阵信息，以便允许为不同的LDPC码改变奇偶检验矩阵。在这些实施例中，控制信号211A可以确定LDPC码的层数和被排除的块(即，奇偶检验矩阵中的空子矩阵)的位置。控制信号211A还可以寻址每个块中用于读取/写入的元素、和/或指定一层的每个块中的元素如何参与奇偶检验。在这些实施例中，控制信号211B可以寻址列-和存储器204的块中的元素，并且可以确定外部可靠性和更新后的输入可靠性的地址的关系。在这些实施例中，控制信号211B还可以确定输出数据字的大小。在这些实施例中，控制信号211C可以确定输入码字的大小。
尽管图2中将解码器200示为具有数个独立的功能元件，但其中一个或多个功能元件可以组合，并且可以通过诸如包括数字信号处理器(DSP)的处理元件的软件配置元件、和/或其它硬件元件的组合来实现。例如，一些元件可以包括一个或多个微处理器、DSP、专用集成电路(ASIC)、以及用于至少执行本文描述的功能的各种硬件和逻辑电路的组合。在一些实施例中，解码器200的功能元件可以指在一个或多个处理元件上操作的一个或多个进程。在一些实施例中，解码器200的功能元件可以在一个或多个现场可编程门阵列(FPGA)中实现。
图3是根据本发明的一些实施例的分层LDPC解码过程的流程图。过程300可以由诸如解码器200(图2)的分层LDPC解码器来执行，但其它解码器配置也可用于执行过程300。
操作302包括用输入可靠性来将列-和存储器初始化。在一些实施例中，作为操作302的一部分，复用器202(图2)可以用输入数据201(图2)的软位块来将列-和存储器204(图2)初始化。在一些实施例中，操作302还可用零来将消息存储器206(图2)初始化。
操作304包括将列-和存储器中的列-和数据减去来自消息存储器的层的消息。在一些实施例中，操作304可以由减法元件208(图2)来执行，减法元件208可以将列-和存储器204(图2)中的当前数据减去消息存储器206(图2)的一层数据。
操作306包括利用解码算法来处理来自操作304的软位以生成更新后的外部可靠性。在一些实施例中，操作306可以由层处理器212(图2)来执行，层处理器212可以对减法元件208(图2)的输出进行操作。在一些实施例中，层处理器212(图2)可以基于LDPC码的奇偶检验矩阵的一层来执行解码算法，但本发明的范围不限于这方面。
操作308包括将更新后的外部可靠性存储回消息存储器中。在一些实施例中，可以用在操作306中生成的数据来替换消息存储器206(图2)的当前层中的数据。
操作310包括将外部可靠性与操作304的结果求和以修订列-和数据。在一些实施例中，操作310可以由求和元件216(图2)来执行，并且来自之前迭代的更新后的外部可靠性可以是由延迟元件214(图2)提供的列-和数据，以使得在操作310中生成的数据可以包括消息存储器206(图2)中的数据列的和。
操作312包括将操作310的结果存储在列-和存储器中。在一些实施例中，复用器202(图2)可以配置成用于将来自求和元件216(图2)的输出路由到列-和存储器204(图2)。
操作314包括对LDPC码的每一层重复操作304-312。在一些实施例中，对于消息存储器中的每一层，可以重复操作304-312一次(即，每次子迭代重复一次)。
操作316包括对预定次数的迭代重复操作304-312。在操作316期间，每次迭代都可更新消息存储器206(图2)的每一层的外部可靠性。
操作318包括从列-和存储器提供数据块作为输出数据块。在一些实施例中，操作318可以包括从列-和存储器204(图2)读取数据。
操作320包括对下一个输入数据块重复操作302-318。以此方式，可以为下一个输入数据块生成下一个输出数据块。
尽管将过程300的各个操作作为独立操作进行了说明和描述，但各个操作中的一个或多个操作可以同时执行，并且不要求按所示顺序执行这些操作。
图4是根据本发明的一些实施例的数据存储系统的框图。数据存储系统400可以包括用于存储用分层LDPC码编码的数据的数据存储单元402。数据存储系统400还可包括用于解码从数据存储单元402检索的输入数据块405以生成输出数据块407的解码器406。在一些实施例中，解码器200(图2)可以适合用作解码器406，但其它解码器配置也是合适的。在一些实施例中，数据存储系统400还可包括用于从数据存储单元402读取数据块403并向解码器406提供数据块403以作为输入数据块405的数据读取单元404。在一些实施例中，输入数据块405可以包括软位块，并且输出数据块407可以是位流的一部分。数据存储单元402可以包括几乎任何类型的能够存储数字数据的机器可读介质。在一些实施例中，控制电路210(图2)可以生成用于指示数据读取单元404从数据存储单元402读取数据块的控制信号。
除非另外明确说明，否则诸如处理、计算、演算、确定、显示等术语可以指可以操纵表示成处理系统的寄存器和存储器内的物理(如电子)量的数据并将该数据变换为类似地表示成该处理系统的寄存器或存储器内的物理量的其它数据的一个或多个处理或计算系统或类似设备、或其它这样的信息存储、传输或显示设备的动作和/或进程。此外，如本文所用，计算设备包括与计算机可读存储器耦合的一个或多个处理元件，其中计算机可读存储器可以是易失性或非易失性存储器或其组合。
本发明的一些实施例可以在硬件、固件、软件或其组合中实现。本发明的实施例还可以作为存储在机器可读介质上的指令来实现，至少一个处理器可以读取和执行这些指令以执行本文描述的操作。机器可读介质可以包括用于存储或传送以机器(如计算机)可读的形式的信息的任何机制。例如，机器可读介质可以包括只读存储器(ROM)、随机存取存储器(RAM)、磁盘存储介质、光存储介质、闪速存储器设备、电、光、声或其它形式的传播信号(如载波、红外信号、数字信号等)等。
提供了摘要以遵照要求摘要的37C.F.R.Section 1.72(b)，摘要使读者能弄清技术公开的性质和要点。提交时应明白，它不用于限制或解释权利要求的范围或意义。
在以上详细描述中，为精简本公开，偶尔将各个特征集中在单个实施例中。不应将本公开方法解释为反映这样一个意图，即本主题所主张的实施例需要比每个权利要求中明确叙述的特征更多的特征。而是，如随附权利要求所反映的那样，本发明在于比单个公开实施例的所有特征少的特征。因此，随附权利要求由此结合于详细描述，每个权利要求各自代表一个独立的优选实施例。

Claims (31)

1.一种可配置成解码用多个不同的LDPC码编码的数据的可编程解码器，所述解码器包括：
用与所述多个不同的LDPC码之一相关联的奇偶检验矩阵编程的控制电路；
消息存储器，用于存储多层更新后的外部可靠性数据的块；
列-和存储器，用于存储包括列-和数据的软位；
减法元件，用于将所述列-和数据的对应软位减去下一层所述更新后的外部可靠性数据；
层处理器，用于根据所述减法元件的软位输出重新计算存储在所述消息存储器中的数据以更新所述下一层的外部可靠性数据；以及
求和元件，用于将所述层处理器生成的所述更新后的外部可靠性数据与所述减法元件提供的之前子迭代的软位输出相加，以生成所述列-和数据用于反馈而在每次迭代时更新所述列-和存储器，
其中所述控制电路使所述消息存储器拒绝将所述更新后的外部可靠性数据中对应于所述用于编程的LDPC码的奇偶检验矩阵的空子矩阵的块提供给所述减法元件。
2.如权利要求1所述的解码器，还包括复用器，所述复用器用于最初将输入数据路由到所述列-和存储器并随后在多次子迭代中的每次子迭代之后将来自所述求和元件的所述列-和数据路由到所述列-和存储器，
其中所述列-和数据包括所述消息存储器中的更新后的外部可靠性数据之和、并且所述列-和数据最初与所述输入数据一起求和。
3.如权利要求2所述的解码器，其中对于所述多次子迭代中的每次子迭代，选择所述消息存储器中的下一层所述更新后的外部可靠性数据；并且
所述减法元件将存储在所述列-和存储器中且包括列-和数据的软位减去所选择的下一层的所述更新后的外部可靠性数据。
4.如权利要求3所述的解码器，其中对于所述多次子迭代中的每次子迭代，所述层处理器根据所述减法元件提供的软位来生成所述更新后的外部可靠性数据，并且
对于所述多次子迭代中的每次子迭代，所述求和元件将所述层处理器为当前子迭代生成的所述更新后的外部可靠性数据与所述减法元件提供的之前子迭代的软位相加以生成所述列-和数据用于存储在所述列-和存储器中。
5.如权利要求4所述的解码器，还包括延迟元件，所述延迟元件用于向所述求和元件提供从所述减法元件接收的来自之前子迭代的软位，以便允许所述求和元件为当前子迭代生成列-和数据。
6.如权利要求2所述的解码器，其中所述输入数据包括由多载波接收器的解调器生成的软位块，并且
所述解码器是实现分层LDPC解码的低密度奇偶检验LDPC解码器。
7.如权利要求6所述的解码器，其中在预定次数的迭代之后，将对应于包括所述输入数据的软位块的输出数据块存储在所述列-和存储器中，包括所述输入数据的所述软位块具有大于所述输出数据块的位数，并且
每个迭代包括多个所述子迭代。
8.如权利要求2所述的解码器，其中所述控制电路配置成生成控制信号以便：
使所述复用器最初将所述输入数据路由到所述列-和存储器并随后在每次子迭代之后将来自所述求和元件的所述列-和数据路由到所述列-和存储器；
对于每次子迭代为所述减法元件从所述消息存储器中选择一层更新后的外部可靠性数据；
对于所述多次子迭代中的每次子迭代为所述减法元件从所述列-和存储器中选择列-和数据；以及
在预定次数的迭代之后，从所述列-和存储器中选择码字作为输出数据。
9.如权利要求1所述的解码器，其中存储在消息存储器中的所述更新后的外部可靠性数据被初始化为零，并包括对于多次子迭代中的每次子迭代更新一次的外部消息，
对于每次子迭代，所述层处理器基于奇偶检验矩阵的一行重新计算外部可靠性数据。
10.如权利要求1所述的解码器，其中所述解码器的输入数据是通过解调根据接收的正交频分复用OFDM信号生成的多个频域符号调制副载波而生成的。
11.一种利用可编程解码器来解码软位块的方法，所述解码器可配置成解码用多个不同的LDPC码编码的数据，所述方法包括：
利用与所述多个不同的LDPC码之一相关联的奇偶检验矩阵来将控制电路编程；
将消息存储器配置成存储多层更新后的外部可靠性数据的块；
用输入数据将列-和存储器初始化；
用通过处理所述列-和存储器中的当前数据与更新后的外部可靠性数据之差而生成的所述更新后的外部可靠性数据的和来更新所述列-和存储器；
在预定次数的迭代之后，从所述列-和存储器读取经解码的输出数据；以及
使所述消息存储器拒绝将所述更新后的外部可靠性数据中对应于所述用于编程的LDPC码的奇偶检验矩阵的空子矩阵的块提供给减法操作。
12.如权利要求11所述的方法，其中所述方法还包括：
将列-和数据的对应软位减去一层所述更新后的外部可靠性数据；
根据由所述减法提供的软位来生成所述更新后的外部可靠性数据；以及
将所述更新后的外部可靠性数据与通过减法提供的之前子迭代的软位相加，以生成所述列-和数据，从而生成包括存储在所述列-和存储器中的列-和数据的所述软位。
13.如权利要求12所述的方法，还包括：
最初将所述输入数据路由到所述列-和存储器；以及
随后在多次子迭代中的每次子迭代之后，将来自将所述更新后的外部可靠性数据与通过减法提供的之前子迭代的软位相加的求和元件的所述列-和数据路由到所述列-和存储器，
其中所述列-和数据包括所述消息存储器中的更新后的外部可靠性数据之和、并且所述列-和数据最初与所述输入数据一起求和。
14.如权利要求13所述的方法，其中对于所述多次子迭代中的每次子迭代，所述方法还包括：
选择所述消息存储器中的下一层所述更新后的外部可靠性数据；以及
将存储在所述列-和存储器中且包括列-和数据的软位减去所选择的下一层的所述更新后的外部可靠性数据。
15.如权利要求14所述的方法，其中对于所述多次子迭代中的每次子迭代，所述方法还包括：
根据由减法提供的软位来生成所述更新后的外部可靠性数据；以及
将为当前子迭代生成的所述更新后的外部可靠性数据与之前子迭代的软位相加，以生成用于存储在所述列-和存储器中的所述列-和数据。
16.如权利要求15所述的方法，还包括提供来自之前子迭代的软位以允许为当前子迭代生成列-和数据。
17.如权利要求13所述的方法，其中所述输入数据包括通过解调多载波接收器而生成的软位块，并且
所述输入数据用低密度奇偶检验LDPC码编码。
18.如权利要求17所述的方法，其中在预定次数的迭代之后，将对应于包括所述输入数据的软位块的输出数据块存储在所述列-和存储器中，包括所述输入数据的所述软位块具有大于所述输出数据块的位数，并且
每个迭代包括多个所述子迭代。
19.如权利要求13所述的方法，还包括生成控制信号以便：
最初将所述输入数据路由到所述列-和存储器；
随后在每次子迭代之后将来自所述求和元件的列-和数据路由到所述列-和存储器；
对于每次子迭代为所述减法从所述消息存储器中选择一层更新后的外部可靠性数据；
对于所述多次子迭代中的每次子迭代为所述减法从所述列-和存储器中选择列-和数据；以及
在预定次数的迭代之后，从所述列-和存储器中选择码字作为输出数据。
20.如权利要求12所述的方法，还包括将存储在消息存储器中的任何更新后的外部可靠性数据初始化，其中所述更新后的外部可靠性数据包括对于多次子迭代中的每次子迭代更新一次的外部消息，
其中对于每次子迭代，所述方法包括基于奇偶检验矩阵的一行来重新计算外部可靠性数据。
21.如权利要求11所述的方法，其中所述输入数据是通过解调根据接收的正交频分复用OFDM信号生成的多个频域符号调制副载波而生成的。
22.一种数据存储系统，包括：
数据存储单元，用于存储用多个不同的分层低密度奇偶检验LDPC码编码的数据；以及
可编程解码器，用于解码从所述数据存储单元检索的输入数据块并生成输出数据块，所述解码器包括用与所述多个不同的LDPC码之一相关联的奇偶检验矩阵编程的控制电路、用于存储多层更新后的外部可靠性数据的块的消息存储器、用于存储包括列-和数据的软位的列-和存储器、用于将所述列-和数据的对应软位减去下一层所述更新后的外部可靠性数据的减法元件、用于根据所述减法元件提供的软位输出重新计算存储在所述消息存储器中的数据以更新所述下一层的外部可靠性数据的层处理器、以及用于将所述层处理器生成的所述更新后的外部可靠性数据与所述减法元件提供的之前子迭代的软位输出相加以生成所述列-和数据用于反馈而在每次迭代时更新所述列-和存储器的求和元件，
其中所述控制电路使所述消息存储器拒绝将所述更新后的外部可靠性数据中对应于所述用于编程的LDPC码的奇偶检验矩阵的空子矩阵的块提供给所述减法元件。
23.如权利要求22所述的数据存储系统，其中在预定次数的迭代之后，将对应于包括输入数据的软位块的输出数据块存储在所述列-和存储器中。
24.如权利要求23所述的数据存储系统，还包括用于从所述数据存储单元读取所述输入数据块的数据读取单元，并且
其中所述解码器还包括：
复用器，用于最初将所述输入数据路由到所述列-和存储器并随后在多次子迭代中的每次子迭代之后将来自所述求和元件的所述列-和数据路由到所述列-和存储器，
其中所述列-和数据包括所述消息存储器中的更新后的外部可靠性数据之和、并且所述列-和数据最初与所述输入数据一起求和。
25.如权利要求24所述的数据存储系统，其中对于所述多次子迭代中的每次子迭代，选择所述消息存储器中的下一层所述更新后的外部可靠性数据，并且
所述减法元件将存储在所述列-和存储器中且包括列-和数据的软位减去所选择的下一层的所述更新后的外部可靠性数据。
26.一种多载波接收器，包括：
解调器，用于通过解调多载波通信信号的副载波来生成软位；以及
可编程解码器，可配置成解码用多个不同的LDPC码编码的数据，所述解码器包括：
用与所述多个不同的LDPC码之一相关联的奇偶检验矩阵编程的控制电路；
消息存储器，用于存储多层更新后的外部可靠性数据的块；
列-和存储器，用于存储包括列-和数据的软位；
减法元件，用于将所述列-和数据的对应软位减去下一层所述更新后的外部可靠性数据；
层处理器，用于根据所述减法元件提供的软位输出重新计算存储在所述消息存储器中的数据以更新所述下一层的外部可靠性数据；以及
求和元件，用于将所述层处理器生成的所述更新后的外部可靠性数据与所述减法元件提供的之前子迭代的软位输出相加以生成所述列-和数据用于反馈而在每次迭代时更新所述列-和存储器，
其中所述控制电路使所述消息存储器拒绝将所述更新后的外部可靠性数据中对应于所述用于编程的LDPC码的奇偶检验矩阵的空子矩阵的块提供给所述减法元件。
27.如权利要求26所述的多载波接收器，其中所述解码器还包括：
复用器，用于最初将包括由所述解调器提供的软位的输入数据路由到所述列-和存储器并随后在多次子迭代中的每次子迭代之后将来自所述求和元件的所述列-和数据路由到所述列-和存储器，
其中所述列-和数据包括所述消息存储器中的更新后的外部可靠性数据之和、并且所述列-和数据最初与所述输入数据一起求和，并且
其中在预定次数的迭代之后，将对应于包括所述输入数据的所述软位的块的输出数据块存储在所述列-和存储器中。
28.如权利要求27所述的多载波接收器，其中对于所述多次子迭代中的每次子迭代，选择所述消息存储器中的下一层所述更新后的外部可靠性数据，并且
所述减法元件将存储在所述列-和存储器中且包括列-和数据的软位减去所选择的下一层的更新后的外部可靠性数据。
29.一种利用可编程解码器解码软位块的设备，所述可编程解码器可配置成解码用多个不同的LDPC码编码的数据，所述设备包括：
用于利用与所述多个不同的LDPC码之一相关联的奇偶检验矩阵将控制电路编程的装置；
用于将消息存储器配置成存储多层更新后的外部可靠性数据的块的装置；
用于用输入数据将列-和存储器初始化的装置；
用于用通过处理所述列-和存储器中的当前数据与更新后的外部可靠性数据之差而生成的更新后的外部可靠性数据的和来更新所述列-和存储器的装置；
用于在预定次数的迭代之后，从所述列-和存储器读取经解码的输出数据的装置；以及
用于使所述消息存储器拒绝将所述更新后的外部可靠性数据中对应于所述用于编程的LDPC码的奇偶检验矩阵的空子矩阵的块提供给减法操作的装置。
30.如权利要求29所述的设备，其中所述设备还包括：
用于将列-和数据的对应软位减去一层所述更新后的外部可靠性数据的装置；
用于根据由所述减法提供的软位生成所述更新后的外部可靠性数据的装置；以及
用于将所述更新后的外部可靠性数据与由减法提供的之前子迭代的软位相加以生成所述列-和数据，从而生成包括用于存储在所述列-和存储器中的列-和数据的所述软位的装置。
31.如权利要求30所述的设备，其中所述设备包括：
用于最初将所述输入数据路由到所述列-和存储器的装置；以及
用于随后在多次子迭代中的每次子迭代之后，将来自所述用于将所述更新后的外部可靠性数据与由减法提供的之前子迭代的软位相加以生成所述列-和数据从而生成包括用于存储在所述列-和存储器中的列-和数据的所述软位的装置的所述列-和数据路由到所述列-和存储器的装置，
其中所述列-和数据包括所述消息存储器中的更新后的外部可靠性数据之和、并且所述列-和数据最初与所述输入数据一起求和。
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