CN101398787A - 虚拟化环境中地址转换缓存操作和i/o高速缓存性能的改善 - Google Patents

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Abstract

说明了涉及改善在虚拟化环境中的地址转换缓存操作和/或输入/输出(I/O)高速缓存的性能的方法和装置。在一个实施例中，可以采用端点设备所提供的提示来更新I/O高速缓存中存储的信息。在一个实施例中，这种信息可以用来实现更高效的替换策略。还公开了其它实施例。

Description

虚拟化环境中地址转换缓存操作和I/O高速缓存性能的改善
技术领域
本文公开的内容总体上涉及电子领域。更具体地，本发明的实施例涉及改善虚拟化环境中的地址转换缓存操作(address translation caching)和/或输入/输出(I/O)高速缓存的性能。
背景技术
I/O虚拟化是一种正在发展的技术，用以保证I/O设备在虚拟化环境中正常工作。虚拟化环境通常是这样一种环境，其中多于一个操作系统(OS)可以同时是活动的。I/O虚拟化的一些实现可以采用硬件结构以改善性能。然而，这样的实现方式需要相对高的门数来实现，而这又使成本更高和/或实现起来更复杂。
附图说明
参考附图提供了详细的说明。在图中，参考号最左边的数字标识其中该参考号首次出现的那幅图。在不同的图中使用相同的参考号指示相似或相同的项目。
图1-3示出了计算系统的实施例的方框图，所述计算系统可用来实现这里所讨论的各种实施例。
图4示出了根据一实施例的方法的流程图。
具体实施方式
在下述说明中，为了完全理解各个实施例，阐述了许多特定细节。然而，可以实现一些实施例而不需要这些特定细节。在另外一些实例中，并未详细说明公知的方法、过程、组件和电路，以免使具体的实施例难以理解。本发明的实施例的各个方面可通过各种方式实现，例如，半导体集成电路(“硬件”)、组成一个或多个程序的计算机可读指令(“软件”)、或硬件和软件的一些组合。为了便于说明本公开的内容，提及“逻辑”时，表示的是硬件、软件或其一些组合。
这里所讨论的一些实施例可以改善虚拟化环境中的地址转换缓存操作(例如，定向I/O(VTd)地址转换的虚拟化)和/或I/O高速缓存的性能。更具体地，一些虚拟化服务可以在硬件结构上实现，所述硬件结构用来将客户机物理地址(guest physical address，GPA)转换成主机物理地址(host physicaladdress，HPA)。因此，这样的结构可以提供缓存支持，例如，以I/O地址转换后备缓冲器(I/O look-aside-buffer，IOTLB)的形式来对从GPA到HPA的转换进行缓存。在一些实施例中，这些缓存结构可为以实现同一地址转换为目的的多个请求提供更低的延迟。此外，这些技术中的一些可以用于各种类型的计算环境中，例如参考图1-4所讨论的。
更特别地，图1示出了根据发明一实施例的计算系统100的方框图。系统100可以包括一个或多个代理102-1至102-M(这里被统称为“多个代理102”或更一般地“代理102”)。在一实施例中，代理102可以是计算系统(例如参考图2-4所讨论的计算系统)的组件。
如图1所示，多个代理102可以通过网络结构104进行通信。在一个实施例中，网络结构104可以包括允许各个代理(例如，计算设备)传送数据的计算机网络。在一实施例中，网络结构104可以包括一个或多个通过串行(例如，点对点)链路和/或共享通信网络进行通信的互连(或互连网络)。例如，一些实施例可以便于链路上的组件调试或验证，所述链路允许与完全缓冲双列直插存储模块(FBD)进行通信，例如，这里FBD链路是将存储模块耦合到主控制器设备(例如，处理器或存储器中心(hub))的串行链路。可以从FBD通道主机发送调试信息，使得可以通过通道业务(traffic)跟踪捕捉工具(例如，一个或多个逻辑分析器)来沿通道观察调试信息。
在一个实施例中，系统100可以支持包括物理层、链路层、路由层、传输层和/或协议层的分层协议方案。结构104进一步可以有助于针对点对点网络或共享网络从一种协议(例如，缓存处理器(caching processor)或可进行缓存的存储器控制器(caching aware memory controller))到另一种协议的数据传输(例如，以分组形式)。在一些实施例中，网络104还可以提供遵守一个或多个高速缓存一致性协议的通信。
此外，如图1的箭头方向所示，代理102可以通过网络结构104发送和/或接收数据。因此，一些代理可以采用单向链路来进行通信，而其它的代理可以采用双向链路来进行通信。例如，一个或多个代理(例如，代理102-M)可以发送数据(例如，通过单向链路106)，其它代理(例如，代理102-2)可以接收数据(例如，通过单向链路108)，而某些代理(例如，代理102-1)既可发送又可接收数据(例如，通过双向链路110)。
图2示出了根据一实施例的计算系统200的各个部分的方框图。在一个实施例中，系统200的各个组件可以在参考图1所讨论的代理102-1和/或102-M中的一个代理内实现。这里，将参考图4讨论关于计算系统200一些操作的进一步的细节。
系统200可以包括一个或多个处理器202-1至202-N(这里被统称为“多个处理器202”或更一般地“处理器202”)。处理器202-1至202-N中的每一个可以包括各种组件，例如私有的或共享的高速缓存、执行单元、一个或多个核心(core)等。此外，每个处理器202可以对存储器204(例如，存储器204-1至204-N)进行访问。系统200还可以包括可由系统200的各种组件共享的可选的系统存储器206，所述各种组件包括例如一个或多个处理器202、非核心部分(uncore)或芯片组(CS)208的组件、或耦合到非核心部分208的组件等。一个或多个存储器204和/或206可以存储一个或多个操作系统。因此，在一些实施例中，系统200能执行多个操作系统(例如，同时)。
如图2所示，非核心部分208可以包括各种组件，例如，根联合体(rootcomplex，RC)高速缓存210(例如，其可以由诸如系统200这样的计算系统的各个组件所共享)。在一些实施例中，RC高速缓存210可以存在于芯片组或非核心部分(例如，CS/非核心部分208)的存储器控制中心(MCH)和/或图形MCH(GMCH)部分中。通过数据通路212(可以包括可选的核心互连214，例如，以有助于处理器202的一个或多个核心和系统200的其它组件之间的通信)，RC高速缓存210可以与其它组件进行通信。系统200可以进一步包括预取逻辑216，例如，用以从各个位置(例如，一个或多个存储器204、系统存储器206、其它存储设备(包括例如易失性或非易失性存储器件)等)中预取数据(包括指令或微操作)放入IOTLB 220(例如，通过虚拟化或转换逻辑222-1到222-P(这里被统称为“多个逻辑222”或更一般地“逻辑222”))。
如图2所示，在至少一个实施例中，数据通路212可以耦合到一个或多个I/O设备。可以采用任何类型的I/O设备。为了示意的目的，在图2示出的实施例中，I/O设备可以包括一个或多个设备224-1至224-P(这里被统称为“端点设备224”或更一般地“端点224”)。在一实施例中，端点设备224可以是外围组件互连(PCI)设备。
例如，根据可从美国俄勒冈州波特兰市的PCI特别兴趣小组得到的PCI局部总线规范(修订版3.0，2004年3月9日)(下文中被称为“PCI总线”)，端点设备224可以与CS/非核心部分208进行通信。可替代地，可以采用从上述美国俄勒冈州波特兰市的PCI特别兴趣小组得到的PCI-X规范(修订版3.0a，2003年4月23日)(下文中被称为“PCI-X总线”)和/或快速PCI(PCIExpress，PCIe)规范(PCIe规范，修订版2.0，2006年10月)。此外，在本发明的各个实施例中，耦合到CS/非核心部分208的其它外围设备可以包括集成驱动电子设备(IDE)或小型计算机系统接口(SCSI)硬盘驱动器、通用串行总线(USB)设备、键盘、鼠标、并行端口、串行端口、软盘驱动器、数字输出支持(例如，数字视频接口(DVI))等。
如图2所示，通过根端口226-1至226-P(这里被统称为“多个端口226”或更一般地“端口226”)，端点设备224可以与系统200的其它组件(诸如逻辑222)进行通信。在一实施例中，逻辑222可以进行针对虚拟化环境的地址转换操作，例如通过访问IOTLB 220来将虚拟地址转换成物理地址。物理地址可以与系统存储器206中的单元(location)(例如，项(entry))相对应。另外，逻辑222可以进行其它操作，例如参考图3和4所讨论的那些操作，所述操作可能涉及对耦合到系统200和/或300的存储器件(例如，系统存储器206)中的项的GPA和HPA进行转换。根据PCIe规范，逻辑222还可以是根联合体。
此外，处理器202可以是任何类型的处理器，例如，通用处理器、网络处理器(其可以处理计算机网络250上传送的数据)等(包括精简指令集计算机(RISC)处理器、或复杂指令集计算机(CISC)处理器)。此外，处理器202可以具有单核心或多核心设计。具有多核心设计的处理器202可以将不同类型的处理器核心集成到同一个集成电路(IC)管芯上。具有多核心设计的处理器202也可以被实现为对称式或非对称式多处理器。此外，如图2所示，在一实施例中，至少一个或多个端点设备224可以耦合到网络250。
此外，处理器202可以包括一个或多个高速缓存(未示出)，在各种实施例中所述高速缓存可以是私有的和/或共享的。通常，高速缓存存储与在其它地方存储的、或早先计算的原始数据相对应的数据。为减少存储器访问延迟，一旦数据被存储到高速缓存中，就可以在将来使用时，访问被缓存的副本而不是重新读取或重新计算原始数据。这里所讨论的高速缓存(包括例如，RC高速缓存210、IOTLB 220、其组合等)可以是任何类型的高速缓存，例如一级(L1)高速缓存、二级(L2)高速缓存、三级(L3)高速缓存、中间级高速缓存、最末级高速缓存(LLC)、或其组合，用来存储由系统200的一个或多个组件所使用的电子数据(例如，包括指令)。
在一实施例中，系统200和/或300还可以包括其它设备，例如以下中的一个或多个：显示设备(例如，耦合到CS/非核心部分208以显示图像)、音频设备(耦合到CS/非核心部分208以处理音频信号)等。在一些实施例中，这样的设备可以被实现为端点设备224(例如，可通过根端口226与CS/非核心部分208进行通信)。
图3示出了根据一实施例的计算系统300的各个部分的方框图。在一个实施例中，系统300的各个组件可以在参考图1所讨论的代理102-1和/或102-M中的一个代理内实现。这里，将参考图4讨论关于计算系统300的一些操作的进一步的细节。
如图3所示，系统300可以包括以下部件中的一个或多个：处理器202、存储器204、系统存储器206、RC高速缓存210、数据通路212、可选的核心互连214、预取逻辑216、IOTLB 220、逻辑222、端点设备224、和根端口226。此外，在一个实施例中，如所示出的那样，可以将RC高速缓存210和IOTLB 220组合成单个高速缓存。
图4示出了根据一实施例的方法400的流程图，该方法用于更新I/O高速缓存中所存储的信息，以改善虚拟化环境中的地址转换缓存操作和/或I/O高速缓存的性能。在一个实施例中，可以采用参考图1-3和5所讨论的各个组件来执行参考图4所讨论的一个或多个操作。
参考图1-4，在操作402处，方法400以接收存储器访问请求开始。例如，存储器访问请求(例如，读或写访问)可以由一个端点224产生，并在操作402处经过一个端口226由相应的虚拟化逻辑222接收。在操作404处，可以确定与该存储器访问请求相对应的项是否存在于高速缓存中。在一实施例中，在操作404处，虚拟化逻辑222可以访问IOTLB 220、RC高速缓存210和/或其组合(例如，图3所示的)。如果相应的项不存在，则在操作406处，可以将数据读取到高速缓存中(例如，通过虚拟化逻辑222和/或预取逻辑216)。
在一实施例中，在操作402之前，可能已通过逻辑216将相应的数据预取到高速缓存中。在一个实施例中，通过一个端点设备224发出预取请求，以提前获取并保持目标地址单元的一致副本。这些预取请求还将使IOTLB 220、RC高速缓存210和/或其组合做好准备；这些项将被分配并进行缓存，直到设备发出请求。需求请求ACH设置将确定IOTLB 220、RC高速缓存210和/或其组合中的项是需要被保持还是要加上标签以供替换。
在操作408处，可以确定(例如，通过虚拟化逻辑222)该存储器访问请求是否包括提示(例如，该存储器访问请求的一个或多个位)。如果不存在提示，则在操作410处，可以例如通过参考IOTLB 220、RC高速缓存210和/或其组合内的项对HPA和GPA地址和/或物理/虚拟地址进行转换，来处理该存储器访问请求。在一个实施例中，可以基于I/O设备业务提示(这里还可以被称为访问控制提示(ACH))，来改善虚拟化环境中的地址转换缓存操作和/或I/O高速缓存的性能。例如，I/O设备(例如，一个端点设备224)可以在存储器请求中提供ACH(例如，经过PCIe)，以指示该设备是否将再次访问相同地址。相应地，操作412可以确定该提示是否指示将来对相同地址的访问。这种信息可以存储在与一个高速缓存项(例如，IOTLB 220、RC高速缓存210和/或其组合内的一个项)相对应的一个或多个位中，该一个或多个位将会在高速缓存行替换策略中很有用，例如，未设置预期的重用位(或取决于具体实现而被清零)的那些被缓存的转换将是供替换的候选者。在一个实施例中，逻辑222可以进行操作412。如果没有指示将来访问，则方法400继续进行操作410。否则，可在操作414处更新相应项的信息(例如，可通过相应的逻辑222来更新IOTLB 220、RC高速缓存210和/或其组合内相应项的一个或多个位)。在操作414之后，方法400在操作410处继续进行。
在一些实施例中，将IOTLB 220和RC高速缓存210结构合并成一个组合的IOTLB高速缓存和RC高速缓存结构(这里可以被称为I/O高速缓存)，这样做可以提高性能(例如，改进I/O事务处理的延迟)和/或更有效地利用硅资源(例如，减少门的总数)。在一实施例中，处理器(例如，一个或多个处理器202)发出的探查指令(snoop)将使用物理地址来在RC高速缓存210(或组合的I/O高速缓存)中进行查找，I/O访问将基于GPA来在RC高速缓存210(或组合的I/O高速缓存)中查找地址。
在一些实施例中，各种高速缓存替换策略可以应用到RC高速缓存210、IOTLB 220和/或其组合。例如，一些替换策略可以实现随机的替换策略，而其它一些可以实现最近最少使用(LRU)策略。
因此，在一些实施例中，可以减小地址转换延迟和/或与为I/O请求提供服务相关联的延迟。此外，用于RC高速缓存210和IOTLB 220的存储(例如，地址或数据)结构的合并(例如，成为单个I/O高速缓存)可以产生改进的硅效率(silicon efficiency)和更佳的性能或硅面积(silicon-area)(例如，通过减少门数)。
在本发明的各个实施例中，这里例如参考图1-4所讨论的操作可以实现为硬件(例如，电路)、软件、固件、微代码、或其组合，其可作为计算机程序产品来提供，该计算机程序产品例如包括机器可读或计算机可读的介质，其上存储有用于对计算机进行编程以执行这里所讨论的处理过程的指令(或软件程序)。术语“逻辑”还可以示例性地包括软件、硬件、或软件和硬件的组合。机器可读介质可以包括存储设备(例如，这里所讨论的那些)。
例如，这里所讨论的存储设备可以包括易失性和/或非易失性存储器(或存储装置)。非易失性存储器可以包括下列中一个或多个：只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电EPROM(EEPROM)、硬盘驱动器、软盘、光盘ROM(CD-ROM)、数字通用光盘(DVD)、闪速存储器、磁光盘、或其它类型的能存储电子数据(例如，包括指令)的非易失性机器可读介质。易失性存储装置(或存储器)可以包括例如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)等的设备。
另外，这种计算机可读介质可以作为计算机软件产品来下载，其中，可以经通信链路(例如，总线、调制解调器、或网络连接)以包含在载波或其它传播介质中的数据信号的方式，将程序从远程计算机(例如，服务器)传送到请求方计算机(例如，客户端)。
说明书中，提及“一个实施例”或“一实施例”时，表示结合该实施例而说明的特定特征、结构、或特性可以包括在至少一个实现中。在说明书中各处出现的短语“在一个实施例中”可以或可以不是都指代相同的实施例。
此外，在说明书和权利要求书中，可以使用术语“耦合的”和“连接的”以及其派生词。在本发明的一些实施例中，“连接的”可以用来指示两个或更多元件彼此直接物理或电接触。“耦合的”可以表示两个或更多元件直接物理或电接触。然而，“耦合的”还可表示两个或更多元件可以彼此并不直接接触，但仍彼此协作或交互。
因此，尽管以特定于结构特征和/或方法行为的语言说明了本发明的实施例，但是应当理解，所要求保护的主题可以不受限于所说明的特定特征或行为。所公开的特定特征和行为而是作为实现所要求保护的主题的示例形式。

Claims (20)

1、一种装置，包括：
高速缓存，用于存储一个或多个项，其中每个项与在客户机物理地址(GPA)和主机物理地址(HPA)之间的输入/输出(I/O)存储器访问请求相对应；以及
第一逻辑，用于从端点设备接收第一I/O存储器访问请求，并确定所述第一I/O存储器访问请求是否包括与一个地址相关联的将来访问提示，
其中，所述第一逻辑响应于确定所述第一I/O存储器访问请求包括所述提示，更新相应的高速缓存项中的一个或多个位。
2、如权利要求1所述的装置，其中，所述端点设备产生所述存储器访问请求。
3、如权利要求1所述的装置，进一步包括：预取逻辑，用于响应于所述端点设备发出的请求而将数据预取到所述高速缓存中。
4、如权利要求1所述的装置，其中，所述端点设备包括快速外围组件互连(PCI)设备。
5、如权利要求1所述的装置，其中，所述将来访问提示指示将来会对所述地址进行访问。
6、如权利要求1所述的装置，其中，所述第一逻辑、一个或多个处理器内核、或所述高速缓存中的一个或多个在同一个集成电路管芯上。
7、如权利要求1所述的装置，其中，所述高速缓存包括根联合体高速缓存、I/O地址转换后备缓冲器(IOTLB)或其组合中的一个或多个。
8、如权利要求1所述的装置，其中，所述高速缓存是共享的高速缓存或私有的高速缓存。
9、如权利要求1所述的装置，其中，所述高速缓存包括一级(L1)高速缓存、二级(L2)高速缓存、三级(L3)高速缓存、中间级高速缓存、最末级高速缓存(LLC)或其组合中的一个或多个。
10、如权利要求1所述的装置，进一步包括：根端口，用于耦合所述第一逻辑和所述端点设备。
11、一种方法，包括：
从端点设备接收第一输入/输出(I/O)存储器访问请求；
在高速缓存中存储一个或多个项，其中，每个项与在客户机物理地址(GPA)和主机物理地址(HPA)之间的输入/输出(I/O)存储器访问请求相对应；以及
确定所述第一I/O存储器访问请求是否包括与一个地址相关联的将来访问提示，
其中，所述将来访问提示指示将来会对所述地址进行访问。
12、如权利要求11所述的方法，进一步包括：响应于确定所述第一I/O存储器访问请求包括所述提示，更新相应的高速缓存项中的一个或多个位。
13、如权利要求11所述的方法，进一步包括：在所述高速缓存中，先于包括提示的项，对不包括提示的项进行替换。
14、如权利要求11所述的方法，进一步包括：转换与所述第一I/O存储器访问相对应的地址。
15、一种系统，包括：
存储器，用于存储一个或多个项；
高速缓存，用于存储与所述存储器中所存储的一个或多个项相对应的一个或多个项，其中，所述高速缓存中的每个项与在客户机物理地址(GPA)和主机物理地址(HPA)之间的输入/输出(I/O)存储器访问请求相对应；以及
第一逻辑，用于从端点设备接收第一I/O存储器访问请求，并确定所述第一I/O存储器访问请求是否包括与一个地址相关联的将来访问提示，
其中，所述第一逻辑响应于确定所述第一I/O存储器访问请求包括所述提示，更新相应的高速缓存项中一个或多个位。
16、如权利要求15所述的系统，其中，所述端点设备产生所述存储器访问请求。
17、如权利要求15所述的系统，进一步包括：预取逻辑，用于响应于所述端点设备发出的请求而将数据预取到所述高速缓存中。
18、如权利要求15所述的系统，其中，所述端点设备包括快速外围组件互连(PCI)设备。
19、如权利要求15所述的系统，其中，所述将来访问提示指示将来会对所述地址进行访问。
20、如权利要求15所述的系统，进一步包括：显示设备，其耦合到包括所述高速缓存的非核心部分。
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