CN101354782A

CN101354782A - 一种节省硬件资源的数字图像定标器

Info

Publication number: CN101354782A
Application number: CNA2008100510973A
Authority: CN
Inventors: 王德江; 匡海鹏
Original assignee: Changchun Institute of Optics Fine Mechanics and Physics of CAS
Current assignee: Changchun Institute of Optics Fine Mechanics and Physics of CAS
Priority date: 2008-08-21
Filing date: 2008-08-21
Publication date: 2009-01-28

Abstract

本发明一种节省硬件资源的数字图像定标器。属于视频图像处理领域。该图像定标器包括插值器模块和系数产生模块两部分。具体连接方式为：原始图像数据与时钟信号输入到插值器模块中；在外部时钟的作用下，系数产生模块生成插值运算所需的位置系数，该系数亦输入到插值器模块中；插值器模块根据输入的原始图像数据与插值位置系数进行插值运算；然后插值器模块输出经插值运算处理后的图像。该种定标器基于对缩放算法的分层次因式分解，显著降低了乘法器数量，所需硬件资源仅为一个累加器、寄存器与相应的辅助控制单元，且适用于任意比例的缩放。本发明采用多阶插值算法的图像定标器，可以完成任意比例的图像缩放功能。

Description

一种节省硬件资源的数字图像定标器

技术领域：

本发明属于视频图像处理领域，提出了一种显著节省硬件资源的数字图像定标器。

背景技术：

平板显示器在显示终端设备中逐渐占据主导地位，但其最佳分辨率为固定值，即为其物理显示像素点，不同的显示设备其物理显示像素点也不尽相同；同时数字电视或计算机的输入图像分辨率也是可变的，这就需要图像定标引擎将不同分辨率的输入图像映射到平板显示器上。

为了实现实时处理，传统的数字图像定标器通常采用两点插值算法。该方法通过计算插值点在原图像水平或垂直方向上两点的插值位置，得到该两点的权重，从而计算出插值点的图像灰度值。这种方法虽然实现起来非常简单，在FPGA(Field Programmable Gate Array)或ASIC(Application Specific Integrate Circuit)实现中一般需要两个乘法器与一个加法器，但缩放后的图像质量相对于原图像有较大的下降。如果采用高阶的插值算法，虽然能提高缩放后图像的质量，但极大的增加了硬件资源，降低了系统实时处理的能力。随着高分辨率视频资源的推广普及，迫切的需要一种即能保证缩放后图像质量，又能以少的硬件资源实现的定标器。

发明内容：

为了降低采用高阶插值算法的图像定标器所需的硬件资源，增强图像定标器的实时处理能力，本发明提出了一种适用于线性多阶插值算法的数字图像定标器。如图1所示，该定标器主要由两部分构成：插值器模块和系数产生模块。具体连接方式为：原始图像数据与时钟信号输入到插值器模块中；在外部时钟的作用下，系数产生模块生成插值运算所需的位置系数，该系数亦输入到插值器模块中；插值器模块根据输入的原始图像数据与插值位置系数进行插值运算；然后插值器模块输出经插值运算处理后的图像。

插值器是定标器的核心，根据位置系数产生模块生成的被插值点位置信息，按照预先设计的算法与实现结构，完成相应的插值运算，得到缩放后图像的灰度值。与传统插值器不同，本插值器对插值算法采取了合并同类项处理，例如采用四点线性插值算法的定标器，g₀，g₁，g₂，g₃为原图像中连续的四个点，该四个点可以为水平方向或垂直方向的连续一组；C₀，C₁，C₂，C₃为该四个点的插值权重系数；μ_k为位置系数(插值点g位于g₁，g₂之间，μ_k为g相对于g₁的位置)，g为插值后得到的新点。则四点线性插值算法如式1所示：

C₀＝0.5×μ_k ²-0.5×μ_k

C₁＝-0.5×μ_k ²+1.5×μ_k

C₂＝-0.5×μ_k ²-0.5×μ_k+1(1)

C₃＝0.5×μ_k ²-0.5×μ_k

g＝g₀×C₀+g₁×C₁+g₂×C₂+g₃×C₃

从上式中观察到，最终的插值点灰度值为g₀，g₁，g₂，g₃与相应的权重系数之积，完成一次插值运算需要20次乘法(8次为固定系数乘法)和7次加法；另每一个权重系数都有相同的项μ_k，将C₀，C₁，C₂，C₃带入式1最后一项进行因式分解，提取相同的系数μ_k，可得到：

g＝[(g₀-g₁-g₂+g₃)×μ_k-(-g₀+3×g₁-g₂-g₃)]×0.5×μ_k+g₃(2)

采用这种方式仅需要4次乘法(2次为固定系数乘法)与8次加法，其中固定系数乘法可通过移位器、加法器组合实现。

传统的位置系数模块将系数存储在固态存储器中，由查表法实现。固态存储单元无论是在FPGA或是ASIC设计中都是非常珍贵的，且每一种图像缩放格式的变换对应着一组系数，要将所有的系数都存储起来所需代价是非常大的。本发明设计的位置系数产生模块可用如下方法完成。设输入行含X个像素点，输出行含Y个像素点，Y/X表示缩放比，而此比例即为每一行第一个插值点的位置系数μ₁，第二个插值点的系数为[μ₁+μ₁](中括号表示对得到的和取小数部分)，依此类推，第三个点的插值位置为[μ₁+[μ₁+μ₁]]等等。

本发明的优点：采用该种定标器所需硬件资源仅为一个累加器、寄存器与相应的辅助控制单元，且适用于任意比例的缩放。

本发明基于对缩放算法的分层次因式分解，显著降低了乘法器数量，在FPGA、ASIC设计中，一块芯片往往仅有十几个乘法器，采用本方法可大大增强高阶算法在实时处理芯片中的应用。同时本发明提出了一种配合定标器工作的系数产生模块，用一个加法器与少量的辅助控制单元代替了插值器系数存储单元，有效的降低了对存储容量的需求。本发明适用于采用多阶插值算法的图像定标器，可以完成任意比例的图像缩放功能。

该发明不仅节约硬件资源，而且高阶算法提高工作效率，降低成本，应用广泛。

附图说明：

图1是本发明的总体框图

图2是图1的插值器模块结构图

图3是图1的位置系数产生模块结构图

具体实施方式：

本发明具体实施方式如图1所示，主要由插值器模块1，位置系数产生模块2构成。

以式(2)因式分解的结果为例，该插值器的具体实现方式如图2所示。其中寄存器3、4、5、6负责对输入的数据进行暂存，暂存的数据分别为g₀，g₁，g₂，g₃；加法器7、8、9、10、11、12、13、14负责完成插值算法中的8次加、减法运算；乘法器17、18负责完成涉及到μ_k的两次乘法运算；移位相加器15、16负责完成两次固定系数乘法运算。执行的顺序如图中所示，运算的时序由寄存器3、4、5、6驱动时钟控制。

位置系数产生模块由加法器19、寄存器20组成，如图3所示。首先计算输出输入比，如该比值大于1则取小数部分，如小于1则直接取该比值。为了增加插值位置的精度，该小数可量化到16位甚至更高，但需要保证加法器19应与该比值的量化位数相同。每进行一次累加，得到一个插值点的位置信息，累加中大于1的部分自动舍除，所以寄存器中的值即为需要的插值位置信息。

Claims

1、一种节省硬件资源的数字图像定标器，其特征在于该图像定标器包括插值器模块(1)和位置系数产生模块(2)两部分；

具体连接方式为：原始图像数据与时钟信号输入到插值器模块(1)中；在外部时钟的作用下，位置系数产生模块(2)生成插值运算所需的位置系数，亦输入到插值器模块(1)中；插值器模块(1)根据输入的原始图像数据与插值位置系数进行插值运算；然后插值器模块输出经插值运算处理后的图像。

2、根据权利要求1所述的一种节省硬件资源的数字图像定标器，其特征在于所述的插值器模块(1)根据输入的原始图像数据与插值位置系数，采取合并同类项进行插值运算；插值器模块(1)包括负责对输入的数据进行暂存的寄存器(3)、(4)、(5)、(6)，暂存的数据分别为g₀，g₁，g₂，g₃；负责完成插值算法中的8次加、减法运算的加法器(7)、(8)、(9)、(10)、(11)、(12)、(13)、(14)；负责完成涉及到μ_k的两次乘法运算的乘法器(17)、(18)；负责完成两次固定系数乘法运算的移位相加器(15)、(16)；执行的顺序如图中所示，控制运算时序的寄存器(3)、(4)、(5)、(6)。

3、根据权利要求1所述的一种节省硬件资源的数字图像定标器，其特征在于所述的位置系数产生模块(2)包括加法器(19)、寄存器(20)，设输入行含X个像素点，输出行含Y个像素点，Y/X表示缩放比。