CN101324659B - 低频时码传播延迟修正器 - Google Patents

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Abstract

一种低频时码传播延迟修正器，包括：对整机进行控制的单片机系统；时码并行接口电路，该电路的输出端接单片机系统；秒脉冲延迟器，该电路的输入端接时码并行接口电路和单片机系统；串行收发器，该电路的输入端接单片机系统；秒脉冲整形电路，该电路的输入端接秒脉冲延迟器；线驱动电路，该电路的输入端接秒脉冲延迟器。本发明在室外移动接收装置在某个位置接收时，可避开强干扰噪声的影响，接收机能正常接收和解码，修正由于信号传播引起的时间延迟后，得到精度为毫秒量级的时间信息。本发明与现有的低频时码传播延迟修正器相比，具有抗干扰能力强、修正传播延迟准确、传输时码距离远等优点，可在电子政务、电子商务、交通、电力等行业使用。

Description

低频时码传播延迟修正器
技术领域
本发明属于无线电测量技术领域，具体涉及到一种低频时码传播延迟修正器。 
背景技术
在信息技术快速发展的今天，在新兴产业和国民经济的重要部门，高精度时间同步至关重要。低频时码授时技术是陆基无线电授时中时间信息最全的，可广泛地应用在电子政务、电子商务、交通、电力等技术领域。 
众所周知，低频电波以地波和天波的形式进行传播，信号传播延迟的大小与电波的频率，传播距离，大气折射系数以及电离层的特性等有关。在实际应用中，可以参考实际时延值对其进行修正，以达到毫秒量级的精度，通常采用较为复杂的移相电路和较昂贵的高稳晶振或原子钟，来实现传播延迟修正。另外，由于大城市存在各种电子干扰，一些时间段虽然接收点的低频时码信号较强，由于存在环境以及各种工业干扰使得接收信噪比会大大地降低，同时接收点的低频时码信号由于传播路径以及硬件设备的时延的影响，降低了接收机定时精度，使得中、高精度的时间用户应用受到限制。低频时码信号的抗干扰能力和定时精度的进一步提高也是低频时码用户当前迫切需要解决的技术问题。目前，还没有价格便宜，制作简便的低频时码传播延迟修正器。 
发明内容
本发明所要解决的技术问题在于提供一种抗干扰能力强、修正传播延迟准确、传输时码距离远的低频时码传播延迟修正器。 
解决上述技术问题所采用的技术方案是它包括：对整机进行控制的单片机系统；时码并行接口电路，该电路的输出端接单片机系统；秒脉冲延迟器，该电路的输入端接时码并行接口电路和单片机系统；串行收发器，该电路的输入端接单片机系统；秒脉冲整形电路，该电路的输入端接秒脉冲延迟器；它还包括线驱动电路，该电路的输入端接秒脉冲延迟器。 
本发明的秒脉冲延迟器为：集成电路U4A的1脚接集成电路U3的5脚、3脚接 集成电路U1的11脚、2脚通过电阻R3接5V电源的正极、14脚接电容C4的一端、15脚接电容C4的另一端并通过电阻R2接5V电源正极、4脚接秒脉冲整形电路的电容C5的一端；上述的集成电路U4A的型号为74HC221，集成电路U5B的型号为74128。 
本发明的秒脉冲整形电路为：电容C5的一端接集成电路U4A的4脚、另一端接集成电路U5A的输入端2脚和3脚并通过电阻R4接地，集成电路U5A的输出端1脚接线驱动电路的集成电路U5B的输入端5脚和6脚；上述的集成电路U5A和集成电路U5B的型号为74128。 
本发明在室外移动接收装置在某个位置接收时，可避开强干扰噪声的影响，接收机能正常接收和解码，修正由于信号传播引起的时间延迟后，得到精度为毫秒量级的时间信息。本发明与现有的低频时码传播延迟修正器相比，具有抗干扰能力强、修正传播延迟准确、传输时码距离远等优点，可在电子政务、电子商务、交通、电力等领域推广使用。 
附图说明
图1是本发明的电气原理方框图。 
图2是本发明的电子线路原理图。 
具体实施方式
下面结合附图和实施例对本发明进一步说明，但本发明不限于这些实施例。 
图1给出了本发明的电气原理方框图，参见图1。在图1中，本实施例的低频时码传播延迟修正器由时码并行接口电路、秒脉冲延迟器、秒脉冲整形电路、线驱动电路、单片机系统、串行收发器连接构成。时码并行接口电路的输出端接秒脉冲延迟器和单片机系统，单片机系统的输出端接秒脉冲延迟器和串行收发器，秒脉冲延迟器的输出端接秒脉冲整形电路，秒脉冲整形电路的输出端接线驱动电路。 
时码并行接口电路输出秒脉冲触发延迟电路进行延迟，经过秒脉冲延迟器产生出新的秒脉冲上升沿，此脉冲是传播延迟已得到修正的正确定时秒脉冲，输出到秒脉冲整形电路，经过秒脉冲整形电路产生新的定时秒脉冲信号经线驱动电路后输出。时码并行接口电路输出的时码信息输出到单片机系统的并行接口，并经过单片计算机进行处理和计算后，转换成串行格式的时间码，经串行收发器输出时间码。 
在图2中本实施例的时码并行接口电路由集成电路U3联接构成，集成电路U3 的型号为BMK0301(T)。集成电路U3的6脚接5V电源的正极、7脚接地、1～4脚接单片机系统、5脚接秒脉冲延迟器。 
本实施例的单片机系统由集成电路U1、电阻R1、电容C1～电容C3、晶体振荡器Y1连接构成，集成电路U1是单片机型号为AT89C2051。集成电路U1的12脚接集成电路U3的1脚、13脚接集成电路U3的2脚、14脚接集成电路U3的3脚、15脚接集成电路U3的4脚、4脚和5脚接电容C1和电容C2以及晶体振荡器Y1连接的振荡电路、1脚接电阻R1和电容C3连接的复位电路，3脚和7脚接串行驱动器。 
本实施例的串行收发器由集成电路U2构成。集成电路U2的型号为MAX485。集成电路U2的2脚和3脚接集成电路U1的7脚、4脚接集成电路U1的3脚、8脚接5V电源的正极、5脚接地、7脚为发送信号端。 
本实施例的秒脉冲延迟器由集成电路U4A、电阻R2、电阻R3、电容C4连接构成，集成电路U4A的型号为74HC221。集成电路U4A的1脚接集成电路U3的5脚、3脚接集成电路U1的11脚、2脚通过电阻R3接5V电源的正极、14脚接电容C4的一端、15脚接电容C4的另一端并通过电阻R2接5V电源正极、4脚接秒脉冲整形电路。 
本实施例的秒脉冲整形电路由集成电路U5A、电阻R4、电容C5连接构成，集成电路U5A的型号为74128。电容C5的一端接集成电路U4A的4脚、另一端接集成电路U5A的输入端2脚和3脚并通过电阻R4接地，集成电路U5A的输出端1脚接线驱动电路。 
本实施例的线驱动电路由集成电路U5B构成，集成电路U5B的型号为74128。集成电路U5B的输入端5脚和6脚接集成电路U5A的输出端1脚、输出端1脚输出标准的1PPS秒信号。 
本发明的工作原理如下： 
当低频时码传播延迟修正器加电后，集成电路U1的11脚输出低电平使集成电路U4A的Q端为低电平、Q端为高电平，使集成电路U1的11脚输出变成高电平。集成电路U1的7脚输出高电平，使集成电路U2的3脚、2脚为高电平，设置成驱动器输出有效模式，接收器呈现高阻状态。集成电路U3输出的4位并行时间码到集成电路U1的12、13、14、15脚，经过集成电路U1计算后变换成串行格式的时间码通过3脚输出到集成电路U2，经驱动后输出时间信息。 
当集成电路U3的1PPS秒信号的下降沿输出到集成电路U4的1脚后，集成电路U4A的延迟电路开始延时(外接计时元件的时间常数Tw＝0.7×电容C4×电阻R2，电容C4和电阻R2组成外接计时元件，取值等于1秒减去传播延迟值)，1PPS秒信号下降沿一旦触发延迟电路后，输出脉冲的宽度只取决于外接计时元件的时间常数，其它干扰脉冲不可能再次触发延迟电路，将被剔除。在达到规定的延迟时间后，Q端输出脉冲的上升沿经电容C5和电阻R4组成的电路后，形成一个尖脉冲，此脉冲信号就是修正传播延迟后的正确秒脉冲信号(脉冲宽度由电容C5、电阻R4时间常数决定)，集成电路U5A进行整形，标准1PPS秒信号经集成电路U5B输出。 

Claims (1)

1.一种低频时码传播延迟修正器，它包括对整机进行控制的单片机系统，时码并行接口电路，该电路的输出端接单片机系统，秒脉冲延迟器，该电路的输入端接时码并行接口电路和单片机系统，串行收发器，该电路的输入端接单片机系统，秒脉冲整形电路，该电路的输入端接秒脉冲延迟器，它还包括线驱动电路，该电路的输入端接秒脉冲延迟器，其特征在于所说的秒脉冲整形电路为：电容C5的一端接集成电路U4A的4脚、另一端接集成电路U5A的输入端2脚和3脚并通过电阻R4接地，集成电路U5A的输出端1脚接线驱动电路的集成电路U5B的输入端5脚和6脚；上述的集成电路U5A和集成电路U5B的型号为74128。
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