CN101316253B - 一种解调fsk信号的方法及其低功耗数字电路 - Google Patents
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Abstract
本发明涉及一种解调FSK信号的方法及其低功耗数字电路，属于无线通信技术领域。本发明所提出的方法首先假设有一个固定大小的滑动窗，在代表“0”和“1”信息的中频波上滑动，以滑动窗内所包含的脉冲个数作为输出，得到由上升、下降和水平三种直线组成的波形，对上述波形进行判断即可解调出二进制数字比特信息，上述方法可以自动抑制频率漂移的影响。本发明提出的解调FSK信号的方法的实现电路由滑动窗实现电路和比特判决实现电路组成。整个系统由数字电路实现，电路结构简单，可以在数字逻辑设计中使用综合工具对其功耗和面积进行进一步优化。
Description
技术领域
本发明涉及一种解调频移键控(Frequency Shift Keying，以下简称FSK)信号的方法及其低功耗数字电路，属于无线通信技术领域。
背景技术
随着射频互补金属氧化物(RF CMOS)设计技术的发展，许多片上系统(system-on-chip，简称SOC)芯片都集成了射频收发模块。近年来，短距离、低功耗、低成本的无线通信产品得到了越来越广泛的应用。其中，降低功耗成为无线收发器设计的关键和难点。由于采用FSK制式的无线收发器不仅可以采用效率较高的非线性功率放大器，而且在接收机中不需要设计复杂的模数转换器，这些特点使FSK收发器在功耗和面积方面具有很大的优势。除了上述的特点，在FSK接收机中，解调器还可以采用全数字电路实现，以使电路的功耗和面积得到进一步的降低。
FSK是数字通信中较常用的一种调制解调方式。目前，已经广泛应用于低数据率、低功耗、低成本的无线通信领域，如蓝牙通信系统、医学植入微电子器件，以及手机、PDA、3G无线终端等便携式应用的消费电子产品中。而作为这些产品接收设备中不可缺少的解调模块，通常是决定设备性能的关键部分。随着这类短距离、低功耗无线产品的快速发展和广泛应用，在保证使用性能的前提下，对低功耗、高集成度的要求越来越高，因此有必要对低功耗、高集成度的FSK解调器结构和电路进行研究。
通常，数字集成电路设计实现的FSK解调器与模拟实现电路相比，在稳定性、低功耗、高集成度、电路结构简单性等各方面等都更有优势。然而，典型的数字FSK解调器都是基于模拟解调器的结构和思想，只是用相应的数字模块代替了模拟模块，因此，在系统结构上并没有太大的简化，因此从系统级上并没有大幅度降低功耗和提高集成度。
另外，由于无线接收机都会由于各种因素的影响，包括温度、工艺、电源电压变化引起本地振荡频率产生漂移，多普勒效应引起接收的射频频率产生漂移等，从而使中频产生漂移。因此，接收机中的解调器在工作时，必须具有频率漂移消除功能，如果解调器本身不能消除频率漂移的影响，就必须设计专门的电路模块来消除频漂，以保证解调器的解调性能。这显然不利于降低功耗、提高集成度。
发明内容
本发明的目的是针对以上现有技术存在的问题和应用需求，提出一种用于短距离移动通信的低功耗数字FSK解调方法，并提出一种实现电路。该方法基于滑动窗结构，通过计数中频FSK信号脉冲，并将相隔一定时间的滑动窗中的计数值相减，形成上升、下降的波形，从而判断出二进制数字信息。该方法采用数字电路实现，结构简单，功耗低。该解调方法还具有自动抑制频率漂移功能，无需设计专门的电路来消除频率漂移，因此也可以进一步降低功耗减小面积。
本发明采取的技术方案是：
一种解调FSK信号的方法包括以下步骤：
步骤1，首先假设有一个固定大小的滑动窗，在代表“0”和“1”信息的中频波上滑动；
步骤2，滑动窗内所包含的脉冲个数作为输出，得到由上升、下降和水平三种直线组成的波形；
步骤3，对上述步骤2的波形进行判断：当滑动窗输出下降的波形时，传输频率f0，代表了数字比特“0”；当滑动窗输出上升的波形时，传输频率f1，代表了数字比特“1”；如果滑动窗输出波形水平，则表示输出与前面的结果相同。
本发明提出的基于滑动窗的解调FSK信号的方法，其解调是基于对滑动窗输出的斜率进行判断，是对滑动窗输出的两个不同时间点的值相比较以判决输出的，近似于离散微分原理。因为相对于窗的长度，瞬时中频可以看作恒定值，它对于要作比较的两个点的计数值的影响近似是一样的。频率偏大或偏小，瞬时相减的两个点的值都会随之偏大或偏小，而且两个点增加或减小的幅度在瞬时可以看作是一样的，结果两点之间的差值始终没有改变，因此信号的“直流”分量，即频率的漂移量不会影响比特判决的性能。因此本方法的解调过程本身就能够自动消除频率漂移的影响。
本发明提出的基于滑动窗的解调FSK信号的方法的实现电路包括滑动窗实现电路和比特判决实现电路。其中的滑动窗实现电路由计数器、延迟单元和减法器组成。中频FSK信号经计数器进行不断地计数，计数器的输出值经过一个延迟单元后送到一个减法器，减法器将延迟后的计数器值和当前的计数器值相减，即可得出滑动窗输出的上升、下降和水平的波形。延迟单元用一系列D触发器构成，整个延迟单元的延迟时间常数由触发器个数乘以时钟周期决定。
其中的比特判决实现电路由延迟单元和比较器组成。延迟单元的构成与前面滑动窗实现电路相同，最终的码元判决由比较器来完成。从减法器输出的斜坡波形经延迟单元延迟，作为比较器的输入，比较器将通过比较延迟输出值与当前减法器的输出值，来判决出二进制数字信息，从而完成对减法器输出的斜率判断。判断规则为当比较器的输出大于预先设定值时，输出“1”，小于预先设定值时输出为“0”，不满足上述比较的条件时输出保持不变。
本发明的有益效果是：本发明与现有的技术相比，由于整个系统可以完全采用数字电路实现，只包含一些触发器、加法器、反相器等基本的逻辑单元，结构非常简单，因此具有功耗低、稳定性好的特点。在电路实现时，还可以采用数字电路设计已有的各种成熟的低功耗优化技术和综合工具，来进一步优化功耗。另外，本发明提出的FSK解调方法的解调过程本身就具有自动消除频率漂移功能，因此无需额外的频漂消除电路，可以进一步简化电路结构，降低功耗。
附图说明
图1二进制数字比特信号示意图；
图2滑动窗在中频波上滑动示意图；
图3滑动窗输出波形及判决示意图；
图4自动抑制频率漂移波形示意图；
图5滑动窗实现电路示意图；
图6比特判决实现电路示意图。
具体实施方式
本发明提出的一种解调FSK信号的方法，首先假设有一个固定大小的滑动窗，在代表“0”和“1”信息的中频波上滑动，如图1和2所示。以滑动窗内所包含的脉冲个数作为输出，得到由上升、下降和水平三种直线组成的波形，如图3所示。对这个波形进行判断，当滑动窗输出下降的波形时，传输频率f0，代表了数字比特“0”。当滑动窗输出上升的波形时，传输频率f1，代表了数字比特“1”。如果滑动窗输出波形水平，则表示输出与前面的结果相同，从而解调出二进制数字比特信息。
图4显示了由于本地振荡频率(LO)发生漂移，使混频后的中频(IntermediateFrequency，简称IF)也随之产生了漂移的情形。发生中频漂移时，滑动窗的输出值也会随之发生变化。
由于本发明的FSK解调原理是基于对滑动窗输出的两个不同时间点的值相比较以判决输出的，近似于离散微分原理，因此信号的“直流”分量不会影响比特判决的性能。因为相对于窗的长度，瞬时中频可以看作恒定值，它对于要作比较的两个点的计数值的影响近似是一样的，正如图4所示，中频偏大或偏小，瞬时相减的两个点的值都会随之偏大或偏小，而且两个点增加或减小的幅度在瞬时可以看作是一样的，结果两点之间的差值δ始终没有改变。这样，只要合理设置窗口的宽度和两个判决点之间的距离，就可以有效地消除频率漂移的影响。
本发明提出的解调FSK信号的低功耗数字电路，包括滑动窗实现电路和比特判决实现电路。其中滑动窗实现电路如图5所示，滑动窗实现电路由计数器、延迟单元和减法器组成。中频FSK输入信号经计数器进行不断地计数，计数器的输出值经过一个延迟单元后送到一个减法器，减法器将延迟后的计数器值和当前的计数器值相减，即可得出滑动窗输出的上升、下降和水平的波形。延迟单元用一系列D触发器构成，整个延迟单元的延迟时间常数由触发器个数乘以时钟周期决定。
延迟单元仅由一系列D触发器构成，没有使用通常方法中的数字锁相环或延迟锁相环，因此简化了电路结构，降低了功耗。
其中比特判决实现电路如图6所示，由延迟单元和比较器组成。延迟单元的构成与滑动窗实现电路部分的相同，最终的码元判决由比较器来完成。从减法器输出的斜坡波形经延迟单元延迟，作为比较器的输入，比较器将通过比较延迟输出值与当前减法器的输出值，来判决出二进制数字信息，从而完成对减法器输出的斜率判断。判断规则为当比较器的输出大于预先设定值时，输出“1”，小于预先设定值时输出为“0”，不满足上述比较的条件时输出保持不变。
Claims (2)
1.一种解调FSK信号的方法，其特征在于该方法包括以下步骤：
步骤1，首先假设有一个固定大小的滑动窗，在代表“0”和“1”信息的中频波上滑动；
步骤2，滑动窗内所包含的脉冲个数作为输出，得到由上升、下降和水平三种直线组成的波形；
步骤3，对上述步骤2的波形进行判断：当滑动窗输出下降的波形时，传输频率f0，代表了数字比特“0”；当滑动窗输出上升的波形时，传输频率f1，代表了数字比特“1”；如果滑动窗输出波形水平，则表示输出与前面的结果相同。
2.一种解调FSK信号的低功耗数字电路，其特征在于包括滑动窗实现电路和比特判决实现电路；
滑动窗实现电路由计数器、第一延迟单元和减法器组成，中频FSK信号经计数器进行不断地计数，计数器的输出值经过第一延迟单元后送到减法器，减法器将延迟后的计数器值和当前的计数器值相减，即可得出滑动窗输出的上升、下降和水平的波形；第一延迟单元用一系列D触发器构成，整个延迟单元的延迟时间常数由触发器个数乘以时钟周期决定；
比特判决实现电路由第二延迟单元和比较器组成，第二延迟单元的构成与第一延迟单元相同，最终的码元判决由比较器来完成，从减法器输出的上升、下降和水平的波形经第二延迟单元延迟，作为比较器的输入，比较器将通过比较延迟输出值与当前减法器的输出值，来判决出二进制数字信息，从而完成对减法器输出的斜率判断，判断规则为当比较器的输出大于预先设定值时输出“1”，小于预先设定值时输出“0”，不满足上述比较的条件时输出保持不变。
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