CN101299207B - 微处理器系统总线与微处理器接口总线的转换装置及方法 - Google Patents

Abstract

本发明公开了一种微处理器系统总线与MPI总线的转换装置及转换方法，实现微处理器通过系统总线与外围器件的MPI总线进行数据通信。该装置中，控制信号处理模块用于接收控制总线发送的控制信号，在控制信号中的读操作信号或者写操作信号有效时，使MPI总线上的片选信号有效；读写操作模块用于在写操作信号有效时，接收并存储数据总线发送的第一并行数据，在读操作信号有效时，将存储的第二并行数据发送到数据总线上；并行与串行数据转换模块用于在写操作信号有效时，将第一并行数据逐位依次发送到MPI总线上；在读操作信号有效时，从MPI总线上接收与数据总线位数相同的一组串行数据并逐位依次存储到读写操作模块中，形成第二并行数据。

Description

微处理器系统总线与微处理器接口总线的转换装置及方法 

技术领域

本发明涉及集成电路领域，尤其涉及一种微处理器系统总线与微处理器接口总线的转换技术。 

背景技术

伴随着大规模集成电路技术的迅速发展，具有中央处理器(CentralProcessing Unit，CPU)功能的大规模集成电路器件，被统称为微处理器(Micro-Processor)。根据应用领域，微处理器大致可以分为通用高性能微处理器、嵌入式微处理器和数字信号处理器、微控制器三类。 

总线是指多个功能器件共享的信息传输线，按照每次能同时传输信息的位数可以分为并行总线和串行总线。并行总线每次能同时传输多位信息，例如8位、16位、32位、64位等等，串行总线每次只能传输一位信息。 

微处理器系统总线是指连接微处理器和外围器件的并行总线，按照功能可分为数据总线、地址总线和控制总线。数据总线用于传送数据信息，既可以把微处理器的数据传送到外围器件，也可以将外围器件的数据传送到微处理器，所以数据总线是双向总线。数据总线的宽度决定每次能同时传输数据的位数。地址总线用于传送地址信息，由于地址只能从微处理器传送到外围器件，所以地址总线是单向总线。控制总线用于传送控制信号和时钟信号，控制信号中既有微处理器传送给外围器件的，例如读/写操作信号，片选信号、复位信号等；也有外围器件反馈给微处理器的，例如中断请求信号，所以控制总线是双向总线。微处理器接口(Micro-Processor Interface，MPI)总线属于串行总线，包括6根信号线，分别为用于接收数据的数据输入信号线、用于发送数据的数据输出信号线、用于接收时钟信号的时钟信号线，以及用于传输控制信号的片选信 号线、复位信号线和中断信号线。 

一些外围器件必须通过MPI总线与微处理器进行数据通信，在这种情况下，现有技术中普遍采用的方法是在系统设计时，选择具有MPI总线的微处理器和外围器件直接相连。由于绝大多数微处理器并不具有MPI总线，采用该方法极大的限制了微处理器的选择范围。因此，不具有MPI总线的微处理器如何与外围器件的MPI总线进行数据通信成为亟待解决的问题。 

发明内容

本发明提供一种微处理器系统总线与微处理器接口总线的转换装置及转换方法，实现微处理器通过系统总线与外围器件的微处理器接口总线进行数据通信。 

本发明提供的微处理器系统总线与微处理器接口总线的转换装置，包括： 

控制信号处理模块：用于接收微处理器通过控制总线发送的控制信号，在所述控制信号中的读操作信号或者写操作信号有效时，使外围器件的微处理器接口MPI总线上的片选信号有效； 

读写操作模块：用于在所述控制信号中的写操作信号有效时，接收并存储微处理器通过数据总线发送的第一并行数据，在所述控制信号中的读操作信号有效时，将存储的第二并行数据发送到所述数据总线上； 

并行与串行数据转换模块：用于在所述控制信号中的写操作信号有效时，将所述读写操作模块中存储的第一并行数据逐位依次发送到所述MPI总线的数据输入信号线上，在所述控制信号中的读操作信号有效时，从所述MPI总线的数据输出信号线上接收与所述数据总线位数相同的一组串行数据并逐位依次存储到所述读写操作模块中，形成所述第二并行数据。 

本发明提供的微处理器系统总线与微处理器接口总线的转换方法，包括： 

接收微处理器通过控制总线发送的控制信号，在所述控制信号中的读操作信号或者写操作信号有效时，使外围器件的微处理器接口MPI总线上的片选信 号有效； 

在所述控制信号中的写操作信号有效时，接收并存储微处理器通过数据总线发送的第一并行数据，以及将存储的所述第一并行数据逐位依次发送到所述MPI总线的数据输入信号线上； 

在所述控制信号中的读操作信号有效时，从所述MPI总线的数据输出信号线上接收与所述数据总线位数相同的一组串行数据并逐位依次存储，形成第二并行数据，以及将存储的所述第二并行数据发送到所述数据总线上。 

本发明提供的微处理器系统总线与MPI总线的转换装置及转换方法，在微处理器通过控制总线发送写操作信号时，接收并存储微处理器通过数据总线发送的第一并行数据，以及将第一并行数据逐位依次发送到MPI总线的数据输入信号线上，通过并行数据到串行数据的转换，实现了微处理器通过系统总线向外围器件的MPI总线发送数据；在控制总线发送读操作信号时，从MPI总线的数据输出信号线上接收与数据总线位数相同的一组串行数据并逐位依次存储，形成第二并行数据，以及将存储的第二并行数据发送到数据总线上，通过串行数据到并行数据的转换，实现了微处理器通过系统总线接收外围器件的MPI总线发送的数据；从而使微处理器通过自身的系统总线访问外围器件的MPI，实现了数据通信，使系统设计时微处理器的选择不受限制，给系统设计工作带来了极大的便利。 

附图说明

图1为本发明实施例中微处理器系统总线与MPI总线转换系统框图； 

图2为本发明实施例中并行数据转换为串行数据的状态机示意图； 

图3为本发明实施例中微处理器系统总线与MPI总线转换装置结构框图； 

图4为本发明实施例中微处理器系统总线与MPI总线转换方法流程图。 

具体实施方式

针对目前绝大多数微处理器不具有MPI总线，不能直接通过MPI总线访问外围器件的问题，本发明实施例提供了一种微处理器总线与MPI总线转换装置及方法，可以实现微处理器通过自身的系统总线访问外围器件的MPI，进行数据通信的功能。因为任何一种微处理器都具有系统总线，所以该方案几乎适用于所有的微处理器，消除了系统设计时对微处理器选择范围的限制，给系统设计带来了极大的便利。为了方便描述，可以将MPI总线的数据输入信号线和数据输出信号线中每次传输的一位数据称为串行数据，将微处理器系统总线的数据总线中每次同时传输的多位数据称为并行数据。 

本发明实施例提供的微处理器系统总线与MPI总线转换装置，采用复杂可编程逻辑器件(Complex Programmable Logic Device，CPLD)作为载体，通过硬件描述语言编程实现，CPLD是一种用户根据需要可以自行构造逻辑功能的数字集成电路。本发明实施例以8位数据总线的微处理器为例进行说明，可以简称为8位微处理器，如图1所示，为了实现微处理器101通过自身的系统总线访问外围器件102的MPI，在微处理器101和外围器件102之间增加了微处理器系统总线与MPI总线转换装置100，对该总线转换装置100的实现原理进行简单介绍。 

首先通过硬件描述语言定义一组寄存器，该组寄存器分别为：写寄存器、读寄存器、复位寄存器，中断查询寄存器，中断屏蔽寄存器。由于该组寄存器需要微处理器101进行访问，所以为每个寄存器分配唯一的访问地址，微处理器101通过地址总线发送访问地址信息即可选定需要访问的寄存器。例如，各寄存器的访问地址与寄存器名称之间的对应关系如表1所示，当然访问地址可以灵活设置，保证各寄存器的访问地址互不相同即可。由于是8位微处理器，所以写寄存器和读寄存器同样设置为8位数据宽度。复位寄存器、中断查询寄存器和中断屏蔽寄存器的数据宽度可以灵活设置，一般设置1位数据宽度即可满足需要。 

访问地址	寄存器名称
		0x01	写寄存器
0x02	读寄存器

 

0x03	复位寄存器
		0x04	中断查询寄存器
0x05	中断屏蔽寄存器

表1 

再设置一个MPI片选寄存器，该寄存器不需要微处理器101进行访问，MPI片选寄存器一般设置1位数据宽度。 

对外围器件MPI总线上的时钟信号、复位信号和片选信号的设置以及中断信号的处理，分别进行介绍。 

a时钟信号：设置分频电路，将接收到的高频时钟信号作为分频电路的输入信号，通过分频电路的分频功能将该高频时钟信号转换为满足MPI总线要求的低频时钟信号，并将低频时钟信号作为分频电路的输出信号，输出到MPI总线的时钟信号线上。其中高频时钟信号可以由微处理器直接提供，也可以在CPLD外部设置晶体振荡器，由晶体振荡器提供产生的高频时钟信号。 

b复位信号：由微处理器直接提供，在初始上电时，微处理器通过控制总线发送复位信号，可以根据复位信号设置复位寄存器，以生成满足MPI总线要求的复位信号，然后将满足MPI总线要求的复位信号发送到MPI总线的复位信号线上。 

c片选信号：当微处理器通过控制总线发送读/写操作信号时，通过设置MPI片选寄存器中的片选信号，使MPI总线上的片选信号有效，也可以说处于有效状态，否则使MPI总线的片选信号无效，也可以说处于无效状态。 

d中断信号：通过中断查询寄存器和中断屏蔽寄存器对中断信号进行管理，当外部器件使MPI总线上的中断信号有效时，设置中断查询寄存器，以生成中断请求信号，并将该中断请求信号发送到控制总线上。另外，如果微处理器拒绝响应中断请求信号，微处理器可以通过数据总线设置中断屏蔽寄存器，在中断屏蔽寄存器被设置时，屏蔽MPI总线上的中断信号。 

其实，1位数据宽度的复位寄存器、中断查询寄存器、中断屏蔽寄存器和MPI片选寄存器，也可以通过一个至少4位数据宽度的控制信号处理寄存器实 现对复位信号、片选信号和中断信号的处理，实现原理基本一致。例如将4位数据宽度的控制信号处理寄存器中的第一位设置为复位信号位，第二位设置为片选信号位，第三位设置为中断查询位，第四位设置为中断屏蔽位。当微处理器通过控制总线发送读/写操作信号时，通过设置控制信号处理寄存器中第二位，即片选信号位，使MPI总线上的片选信号处于有效状态，否则使MPI总线的片选信号处于无效状态；当外部器件使MPI总线上的中断信号有效时，设置控制信号处理寄存器中的第三位，即中断查询位，以生成中断请求信号，并将该中断请求信号发送到控制总线上。 

在对控制信号(复位信号、片选信号和中断信号)和时钟信号处理的基础上，详细介绍微处理器101和外围器件102之间如何实现数据传输。 

其中，通过写寄存器和读寄存器存储数据信息，微处理器101通过地址总线发出访问地址信息选择需要访问的寄存器，通过控制总线发送控制信号。当微处理器101发送的控制信号为读操作信号时，同时通过地址总线发出读寄存器的访问地址信息选定读寄存器，微处理器101通过8位数据总线可以将读寄存器中的8位数据同时读出；当微处理器101发送的控制信号为写操作信号时，同时通过地址总线发出写寄存器的访问地址信息选定写寄存器，微处理器101通过8位数据总线可以将8位数据写入到写寄存器中，从而实现微处理器与读/写寄存器之间的数据传输。 

对于读/写寄存器与外围器件MPI总线之间的数据传输，通过数据转换状态机，完成并行与串行数据互相转换的功能。对于8位微处理器，并行数据转换为串行数据的状态机共设置10个状态，分别为：停止状态、开始状态、状态1、状态2、...直至状态8，如图2所示。CPLD上电后，该状态机处于“停止状态”，此时设置MPI片选寄存器，无效MPI总线上的片选信号；当微处理器发送写操作信号开始对第一个8位并行数据进行并-串转换时，状态机进入“开始状态”，否则一直保持在“停止状态”。状态机进入“开始状态”后，有效MPI总线上的片选信号，使状态机进入“状态1”，在“状态1”下，将8 位数据宽度的写寄存器中存储的第1位数据放到MPI总线的数据输入端口上，并使状态机进入“状态2”；在“状态2”下，将写寄存器中存储的第2位数据放到MPI总线的数据输入端口上，并使状态机进入“状态3”；依此类推，在写寄存器中存储的第8位数据放到MPI总线的数据输入端口后，第一个8位并行数据转换完成，此时，状态机返回“停止状态”，并无效MPI总线上的片选信号，准备开始对第二个8位并行数据进行转换。 

对于串行数据到并行数据的转换，串行数据转换为并行数据的状态机也可以采用与图2类似的状态机来实现。CPLD上电后，该状态机处于“停止状态”，此时设置MPI片选寄存器，无效MPI总线上的片选信号；当微处理器发送读操作信号开始对第一组8位串行数据进行串-并转换时，状态机进入“开始状态”，否则一直保持在“停止状态”。状态机进入“开始状态”后，有效MPI总线上的片选信号，使状态机进入“状态1”，在“状态1”下将第一组8位串行数据中的第1个串行数据存入8位读寄存器的第一位，并使状态机进入“状态2”；在“状态2”下，将第2个串行数据存入8位读寄存器的第二位，并使状态机进入“状态3”；依此类推，在第8个串行数据存入读寄存器后，第一组8位串行数据的串-并转换完成，此时，状态机返回“停止状态”，并无效MPI总线上的片选信号，准备开始第二次串-并转换。 

需要指出的是，随着微处理器性能的不断提高，其数据总线的宽度不断增加，已经由最初的8位扩展到16位、32位、甚至64位，对于数据总线宽度为16位、32位和64位的微处理器，可以通过在状态机中设置对应的状态数目实现。例如对于数据总线宽度为16位的微处理器，将上述状态1到状态8对应设置为状态1到状态16，同时将读寄存器和写寄存器对应设置为16位数据宽度；对于数据总线宽度为32位的微处理器，将上述状态1到状态8对应设置为状态1到状态32，同时将读寄存器和写寄存器对应设置为32位数据宽度；等等。采用该简单的变换，可以使微处理器系统总线与MPI总线转换装置达到兼容16位，32位或64位微处理器的能力。 

基于以上实现原理，本发明实施例提供了一种微处理器系统总线与MPI接口总线转换装置，如图3所示，为微处理器系统总线与MPI总线转换装置100的一种可能结构，包括控制信号处理模块301、读写操作模块302和并行与串行数据转换模块303，其中： 

控制信号处理模块301用于接收微处理器通过控制总线发送的控制信号，在控制信号中的读操作信号或者写操作信号有效时，使外围器件的MPI总线上的片选信号有效； 

在控制信号中的写操作信号有效时，读写操作模块302用于接收并存储微处理器通过数据总线发送的并行数据，为了便于区分，将微处理器通过数据总线发送的并行数据称为第一并行数据，以及并行与串行数据转换模块303用于将读写操作模块302中存储的第一并行数据逐位依次发送到MPI总线的数据输入信号线上； 

在控制信号中的读操作信号有效时，并行与串行数据转换模块303用于从MPI总线的数据输出信号线上接收与数据总线位数相同的一组串行数据并逐位依次存储到读写操作模块302中，形成并行数据，为了便于区分，将该组串行数据逐位依次存储到读写操作模块中形成的并行数据称为第二并行数据，以及读写操作模块302用于将存储的第二并行数据发送到数据总线上。 

采用上述装置，通过对串行数据与并行数据的存储、转换功能，可以实现微处理器通过系统总线与外围器件的MPI总线进行数据传输。第一并行数据和第二并行数据的位数与数据总线的位数相同，可以为8位、16位、32位、64位等等。 

较优的，读写操作模块302具体可以包括写寄存器3021和读寄存器3022，其中： 

在控制信号中的写操作信号有效时，写寄存器3021用于接收并存储该第一并行数据，以及并行与串行数据转换模块303用于将写寄存器3021中存储的第一并行数据逐位依次发送到MPI总线的数据输入信号线上，其中，微处理 器通过控制总线发送写操作信号时，还通过地址总线发送写寄存器3021的访问地址信息以选定写寄存器3021； 

在控制信号为读操作信号时，并行与串行数据转换模块303用于将接收到的一组串行数据逐位依次存储到读寄存器3022中，形成第二并行数据，以及读寄存器3022用于将存储的第二并行数据发送到数据总线上，其中，微处理器通过控制总线发送读操作信号时，还通过地址总线发送读寄存器的访问地址信息以选定读寄存器3022。 

为了设置MPI总线上的片选信号，该装置还包括MPI片选寄存器304，其中： 

控制信号处理模块301还用于在控制信号中的读操作信号或者写操作信号有效时，设置MPI片选寄存器304中的片选信号处于有效状态，否则设置MPI片选寄存器304中的片选信号处于无效状态； 

MPI片选寄存器304用于向MPI总线的片选信号线发送片选信号。 

为了向MPI总线提供满足MPI总线要求的时钟信号，该装置还包括： 

分频电路模块305：用于对接收到的高频时钟信号进行分频，转换为满足MPI总线要求的低频时钟信号并发送到MPI总线的时钟信号线上。 

分频电路模块305接收的高频时钟信号可以由微处理器提供，如果微控制器不能提供该高频时钟信号，该装置还可以包括晶体振荡器306，晶体振荡器306用于生成该高频时钟信号。 

为了设置MPI总线上的复位信号，该装置还包括复位寄存器307，其中： 

控制信号处理模块301还用于在控制信号中的复位信号有效时，设置复位寄存器307，以生成满足MPI总线要求的复位信号，其中微处理器通过控制总线发送复位信号时，还通过地址总线发送复位寄存器307的访问地址信息以选定复位寄存器307； 

复位寄存器307用于向MPI总线的复位信号线发送满足MPI总线要求的复位信号。 

为了对外围器件通过MPI总线发送的中断信号进行处理，该装置还包括中断查询寄存器308，其中： 

控制信号处理模块301还用于当外围器件使MPI总线上的中断信号有效时，设置中断查询寄存器308，以生成中断请求信号； 

中断查询寄存器308用于向控制总线发送该中断请求信号。 

本发明实施例中，微处理器可以在接收到中断请求信号之后，访问中断查询寄存器，确认需要进行中断处理，并将中断查询寄存器复位。 

较优的，该装置还包括中断屏蔽寄存器309，其中： 

当微处理器拒绝响应中断请求信号时，通过地址总线发送中断屏蔽寄存器309的访问地址信息以选定中断屏蔽寄存器309，并通过数据总线设置中断屏蔽寄存器309，微处理器通过设置中断屏蔽寄存器309指示拒绝响应中断请求信号； 

控制信号处理模块301还用于在中断屏蔽寄存器309被设置时，屏蔽MPI总线上的中断信号。 

其中，MPI片选寄存器304、复位寄存器307、中断查询寄存器308和中断屏蔽寄存器309是可以合并设置的。 

如图4所示，本发明实施例同时一种微处理器系统总线与MPI总线转换方法，包括如下步骤： 

S401、接收微处理器通过控制总线发送的控制信号，在控制信号中的读操作信号或者写操作信号有效时，使外围器件的MPI总线上的片选信号有效； 

S402、在控制信号中的写操作信号有效时，接收并存储微处理器通过数据总线发送的第一并行数据，以及将存储的第一并行数据逐位依次发送到MPI总线的数据输入信号线上； 

S403、在控制信号中的读操作信号有效时，从MPI总线的数据输出信号线上接收与数据总线位数相同的一组串行数据并逐位依次存储，形成第二并行数据，以及将存储的第二并行数据发送到数据总线上。 

其中，存储第一并行数据和第二并行数据的地址是根据微处理器通过地址总线发送的访问地址信息确定的。 

为了设置MPI总线上的时钟信号，该方法还包括：对接收到的高频时钟信号进行分频，转换为满足MPI总线要求的低频时钟信号并发送到MPI总线的时钟信号线上。 

为了设置MPI总线上的复位信号，该方法还包括：在控制信号中的复位信号有效时，生成满足MPI总线要求的复位信号并发送到MPI总线的复位信号线上。 

为了对外围器件通过MPI总线发送的中断信号进行处理，该方法还包括：当外围器件使MPI总线上的中断信号有效时，生成中断请求信号并发送到微处理器的控制总线上；当微处理器拒绝响应中断请求信号时，屏蔽MPI总线上的中断信号。 

本发明实施例提供的微处理器系统总线与MPI总线转换装置及方法，采用串并数据转换的方式实现了微处理器通过系统总线访问外围器件的MPI，在微处理器不具有MPI总线的前提下，可以与外围器件的MPI总线进行数据通信，使系统设计时微处理器的选择不受限制，给系统设计工作带来了极大的便利。 

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。 

Claims (13)

1.一种微处理器系统总线与微处理器接口总线的转换装置，其特征在于，包括：

控制信号处理模块：用于接收微处理器通过控制总线发送的控制信号，在所述控制信号中的读操作信号或者写操作信号有效时，使外围器件的微处理器接口MPI总线上的片选信号有效；

读写操作模块：用于在所述控制信号中的写操作信号有效时，接收并存储微处理器通过数据总线发送的第一并行数据，在所述控制信号中的读操作信号有效时，将存储的第二并行数据发送到所述数据总线上；

并行与串行数据转换模块：用于在所述控制信号中的写操作信号有效时，将所述读写操作模块中存储的第一并行数据逐位依次发送到所述MPI总线的数据输入信号线上，在所述控制信号中的读操作信号有效时，从所述MPI总线的数据输出信号线上接收与所述数据总线位数相同的一组串行数据并逐位依次存储到所述读写操作模块中，形成所述第二并行数据。

2.如权利要求1所述的装置，其特征在于，所述读写操作模块包括写寄存器和读寄存器，其中：

所述写寄存器用于在所述控制信号中的写操作信号有效时，接收并存储所述第一并行数据，以及所述并行与串行数据转换模块用于将所述写寄存器中存储的第一并行数据逐位依次发送到所述MPI总线的数据输入信号线上，所述微处理器通过控制总线发送写操作信号时，还通过地址总线发送所述写寄存器的访问地址信息以选定所述写寄存器；

所述并行与串行数据转换模块用于当所述控制信号中的读操作信号有效时，将接收到的所述一组串行数据逐位依次存储到所述读寄存器中，形成所述第二并行数据，以及所述读寄存器用于将存储的所述第二并行数据发送到所述数据总线上，所述微处理器通过控制总线发送读操作信号时，还通过地址总线发送所述读寄存器的访问地址信息以选定所述读寄存器。 

3.如权利要求1所述的装置，其特征在于，所述装置还包括MPI片选寄存器，其中： 

所述控制信号处理模块还用于在所述控制信号中的读操作信号或者写操作信号有效时，设置所述MPI片选寄存器中的片选信号，使所述MPI总线上的片选信号有效，否则设置所述MPI片选寄存器中的片选信号，使所述MPI总线上的片选信号无效；以及 

所述MPI片选寄存器用于向所述MPI总线的片选信号线发送片选信号。 

4.如权利要求1、2或3所述的装置，其特征在于，所述装置还包括： 

分频电路模块：用于对接收到的高频时钟信号进行分频，转换为满足MPI总线要求的低频时钟信号并发送到所述MPI总线的时钟信号线上。 

5.如权利要求4所述的装置，其特征在于，所述装置还包括晶体振荡器，用于生成所述高频时钟信号；或者， 

所述高频时钟信号由所述微处理器提供。 

6.如权利要求1、2或3所述的装置，其特征在于，所述装置还包括复位寄存器，其中： 

所述控制信号处理模块还用于在所述控制信号中的复位信号有效时，设置所述复位寄存器，以生成满足MPI总线要求的复位信号，所述微处理器通过控制总线发送复位信号时，还通过地址总线发送所述复位寄存器的访问地址信息以选定所述复位寄存器；以及 

所述复位寄存器用于向所述MPI总线的复位信号线发送所述满足MPI总线要求的复位信号。 

7.如权利要求1、2或3所述的装置，其特征在于，所述装置还包括中断查询寄存器，其中： 

所述控制信号处理模块还用于当外围器件使所述MPI总线上的中断信号有效时，设置所述中断查询寄存器，以生成中断请求信号；以及 

所述中断查询寄存器用于向所述控制总线发送所述中断请求信号。 

8.如权利要求7所述的装置，其特征在于，所述装置还包括中断屏蔽寄存器，其中：

当所述微处理器拒绝响应中断请求信号时，所述微处理器通过地址总线发送所述中断屏蔽寄存器的访问地址信息以选定所述中断屏蔽寄存器，并通过数据总线设置所述中断屏蔽寄存器；以及

所述控制信号处理模块还用于在所述中断屏蔽寄存器被设置时，屏蔽所述MPI总线上的中断信号。

9.一种微处理器系统总线与微处理器接口总线的转换方法，其特征在于，包括：

接收微处理器通过控制总线发送的控制信号，在所述控制信号中的读操作信号或者写操作信号有效时，使外围器件的微处理器接口MPI总线上的片选信号有效；

在所述控制信号中的写操作信号有效时，接收并存储微处理器通过数据总线发送的第一并行数据，以及将存储的所述第一并行数据逐位依次发送到所述MPI总线的数据输入信号线上；

在所述控制信号中的读操作信号有效时，从所述MPI总线的数据输出信号线上接收与所述数据总线位数相同的一组串行数据并逐位依次存储，形成第二并行数据，以及将存储的所述第二并行数据发送到所述数据总线上。

10.如权利要求9所述的方法，其特征在于，还包括：

对接收到的高频时钟信号进行分频，转换为满足所述MPI总线要求的低频时钟信号并发送到所述MPI总线的时钟信号线上。

11.如权利要求9或10所述的方法，其特征在于，还包括：

在所述控制信号中的复位信号有效时，生成满足MPI总线要求的复位信号并发送到所述MPI总线的复位信号线上。

12.如权利要求9或10所述的方法，其特征在于，还包括：

当外围器件使所述MPI总线上的中断信号有效时，生成中断请求信号并发送到所述控制总线上。 

13.如权利要求12所述的方法，其特征在于，还包括： 

当所述微处理器拒绝响应中断请求信号时，屏蔽所述VPI总线上的中断信号。 

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