CN101276298A

CN101276298A - 一种fpga电路故障检测装置

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Publication number: CN101276298A
Application number: CNA2008101031957A
Authority: CN
Inventors: 邓珊珊; 章立生; 谢应科; 买鹏
Original assignee: Institute of Computing Technology of CAS
Current assignee: Institute of Computing Technology of CAS
Priority date: 2008-04-01
Filing date: 2008-04-01
Publication date: 2008-10-01
Anticipated expiration: 2028-04-01
Also published as: CN101276298B

Abstract

本发明公开了一种FPGA电路故障检测装置，其包括输入信号编码器，输出信号解码器，至少一故障探针，以及故障定位器。其中：所述输入信号编码器，用于对输入信号进行时间冗余编码；输出信号解码器，用于使被测FPGA电路输出正确结果；故障探针，用于对被测FPGA电路的任意一点的输出进行时间冗余解码，比较在不同时间节点上同一输入的输出结果，判断被测FPGA电路故障。所述的FPGA电路故障检测装置，还包括故障定位器，用于对故障探针的输出结果进行编码，把故障定位到一个较小的局部区域。其不仅可以快速的检测出故障，而且系统开销小，实现简单。

Description

一种FPGA电路故障检测装置

技术领域

本发明涉及电路容错技术领域，特别是涉及一种现场可编程门阵列(FPGA)电路故障检测装置。

背景技术

可靠性是计算机设计过程中必须考虑的重要问题，针对提高系统可靠性的需求，人们提出了各种有效的容错技术，如三模冗余(Triple ModularRedundancy，TMR)技术、错误检测与纠正(Error Detection And Correction，EDAC)技术、奇偶校验技术、基于时间冗余的采样判决技术等。这些技术主要可以分成三类：面积冗余、时间冗余以及信息冗余。信息冗余主要应用在存储单元的容错方面，现有的面积冗余和时间冗余容错技术大都针对传统的专用集成电路(Application Specific Intergrated Circuits，ASIC)芯片。

近年来，现场可编程门阵列(Field Programmable Gate Array，FPGA)器件在计算机系统特别是嵌入式系统中的应用越来越多。由于FPGA器件的诸多优点，如：没有高昂的一次性工程费用(NonRecurring Engineering，NRE)，开发周期短，成本低，同时具有重复编程的灵活性等，随着其性能和密度的不断提高，其在空间等恶劣环境中得到了大量的运用。

但是，由于FPGA的结构特点，特别是基于静态随机读写存储器(StaticRandom Access Memory，SRAM)的FPGA，很容易受到外界环境的干扰，最常见的就是由宇宙射线引起的单粒子翻转(Single-Event Upset，SEU)效应。同时，FPGA的软故障与传统ASIC的软故障有着很大的区别，对于ASIC，其软故障具有瞬时性，用传统的容错技术可以很好地解决或屏蔽这些故障，但是对于FPGA，其软故障具有持续性和永久性，持续性是指故障发生后，故障效应一直持续到对FPGA进行重配置后才消失；永久性是指对于具有反馈回路的电路故障，会破坏电路内部状态，无法通过简单的重配置来消除。

对于FPGA来说，由于其软故障的持续性，传统的容错技术丧失了故障恢复的能力，而只能通过额外的配置刷新操作来进行故障恢复。

结合FPGA的配置刷新技术和传统的三模冗余(TMP)技术，可以解决FPGA软故障的问题，但是三模冗余技术的应用有着诸多的限制，面积、引脚、功耗等开销至少为原系统的三倍。

因此，系统的故障检测能力就显得尤为重要，其不仅可以防止系统产生错误的操作结果而导致灾难性的后果或无法恢复的数据错误，而且可以结合FPGA的配置刷新技术，使FPGA持续有效地运行。

要达到这个目的，必须要求系统在输出错误结果之前检测出故障，也就是说，故障检测延迟要尽可能短。

而现有的FPGA软故障检测方法还不够完善，回读比较的检测能力有限，检测延迟长；而双模比较的开销又太大，从而无法达到要求。

发明内容

针对目前FPGA电路软故障检测方法的系统开销大、故障检测延迟长、实现复杂等问题，本发明提供一种FPGA电路故障检测装置，其不仅可以快速的检测出故障，而且系统开销小，实现简单。

为实现本发明目的而提供的一种FPGA电路故障检测装置，包括输入信号编码器，输出信号解码器和至少一故障探针，其中：

所述输入信号编码器，用于对输入信号进行时间冗余编码；

输出信号解码器，用于使被测FPGA电路输出正确结果；

故障探针，用于对被测FPGA电路的任意一点的输出进行时间冗余解码，比较在不同时间节点上同一输入的输出结果，判断被测FPGA电路故障。

所述的FPGA电路故障检测装置，还包括故障定位器，用于对故障探针的输出结果进行编码，把故障定位到一个较小的局部区域。

所述进行故障检测的故障探针和进行故障定位的故障定位器包括在被测FPGA电路中。

所述输入信号编码器的输入信号是被测FPGA电路的原始输入，以及时钟信号；输出信号是被测FPGA电路的输入信号；

输出信号解码器的输入是被测FPGA电路的冗余输出信号，以及时钟信号；输出信号解码器的输出是正常的输出信号。

所述输入信号编码器的输出信号包括经过编码的原始输入信号，原始时钟信号和经过倍频的时钟信号。

所述输入信号编码器包括一组触发器，一组相等比较器，一组二选一多路选择器。

所述输出信号解码器为一组触发器。

所述故障探针是一个1位输入1位输出的黑盒。

所述故障探针包括多个触发器，其中一触发器为被测FPGA电路中的工作触发器；其他触发器根据是在时钟信号的上升沿输出冗余结果，还是下降沿输出冗余结果，来决定是上升沿触发还是下降沿触发。

所述故障定位器还用于压缩故障探针输出的故障信号；

所述故障定位器的信号压缩电路，是把同一个器件内的故障探针输出进行一个或逻辑输出，也就是用一位来表示一个器件是否发生故障。

所述被测FPGA电路由多个小的电路器件组成，这些电路器件工作在经过倍频的时钟频率下，在这些电路器件内部和之间的任意一个节点都可以加入故障探针进行故障探测。

如果所述被测FPGA电路有反馈回路，则在反馈回路上增加串联一触发器，把反馈输入进行一个工作时钟的延迟。

本发明与传统技术相比，有以下优点：(1)独立性。输入输出编解码器可以在灵活性差，但可靠性高的器件(如：反熔丝FPGA)中实现，减少其对外界环境的敏感。而故障探针则可以完全不影响被测电路的内部结构和正常工作；(2)灵活性。故障检测电路可以根据故障覆盖率或特定故障检测的需求来决定故障探针的多少和位置；(3)实现简单，通用性强。本发明实现与FPGA内部结构没有任何关系，基本不改变被测FPGA电路的内部结构，使得实现起来更加简单；(4)故障检测延迟小。本发明可以在几个系统时钟周期内检测出故障；(5)系统开销小。本发明的面积开销只和被测FPGA电路输入输出引脚，以及内部检测点的多少有关，而与电路规模没有直接的关系，而且，其功耗开销可以通过双边沿触发器等技术来进行优化。

附图说明

图1是本发明FPGA电路故障检测装置结构示意图；

图2是本发明FPGA电路故障检测装置输入输出编解码部分实现电路图；

图3是图2的电路下FPGA内部电路故障检测信号波形图；

图4是图2的电路下故障探针的实现电路图；

图5是故障定位器实现电路图；

图6A是被测FPGA电路的原始反馈回路；

图6B是修改后被测FPGA电路的反馈回路。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明的一种FPGA电路故障检测装置进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明针对目前FPGA电路软故障检测方法的系统开销大、故障检测延迟长、实现复杂等问题，提出一种高效的FPGA电路故障检测装置。

如图1所示，本发明的FPGA电路故障检测装置，包括输入信号编码器10，输出信号解码器30，至少一故障探针22，以及故障定位器24。

输入信号编码器10，用于对输入信号进行时间冗余编码。

输入信号编码器10的输入信号11是被测FPGA电路的原始输入，以及时钟信号13，输入信号编码器10的输出信号12是被测FPGA电路20的输入信号；

输出信号解码器30，用于使被测FPGA电路输出正确结果。

输出信号解码器30的输入是被测FPGA电路的冗余输出信号31，以及时钟信号13，输出信号解码器30的输出是正常的输出信号32。

故障探针22，用于对被测FPGA电路的任意一点的输出进行时间冗余解码，比较在不同时间节点上同一输入的输出结果，判断被测FPGA电路故障。

故障定位器24，用于对故障探针的输出结果进行编码，把故障定位到一个较小的局部区域。

较佳地，进行故障检测的故障探针22和进行故障定位的故障定位器包括在被测FPGA电路20中。

输入信号编码器10对输入信号进行时间冗余编码。

输入信号编码器10的输入信号11是被测FPGA电路的原始输入，输入信号编码器10根据输入信号11的时钟信号13，也就是被测FPGA电路的原始系统工作频率，对输入信号11中除时钟信号13以外的其它信号进行基于时间冗余的编码。使得输入信号在一个时钟周期内不仅包含原始输入信号，还包含本周期之前的一些时钟周期的输入信号，并使得一个输入信号在多个时钟周期内不连续出现，生成时间冗余信息。同时，输入信号编码器还根据时间冗余的程度，对原始时钟信号进行相应的倍频，较佳地，进行时间的双模冗余编码，也就是一个时钟周期包含两个周期的输入信号时，需要对时钟信号进行2倍频。

这样，输入信号编码器10的输出信号12包括经过编码的原始输入信号，原始时钟信号和经过倍频的时钟信号。输出信号12也是被测FPGA电路20的输入信号。

输入信号编码器完成对输入信号的时间冗余编码。编码要达到两个目的，第一，要使得输入信号在时间上具有冗余性，也就是同一个信号要在多个时钟周期内重复出现；第二，重复出现的信号在时间上不能相邻。经过编码，原来的一个时钟周期被划分为多个小的时间片，其中一个时间片完成本周期的原始计算，其它时间片重复以前周期的计算。这样，电路的输出在时间上出现重复，同时，每一组重复信号在时间上是相互重叠的。在任意时刻发生的故障肯定处于某一组重复信号之间，即正常输出之后，冗余输出之前。所以只需要比较相同输入，但不同时间片的电路输出结果，就可以检测出电路是否发生故障。

较佳地，输入信号编码器的一种实现方式如图2所示，所述输入信号编码器包括一组触发器15，一组相等比较器17，一组二选一多路选择择器14。

基于时间冗余的编码有两个基本要求，一个是每一原始周期的输入信号经过编码后要在多个周期内重复出现；第二个是重复出现的输入信号在时间上不连续。

如果每一个原始周期的输入信号在相邻两个周期内交替出现，则第n个周期的输入信号在第n个周期的前半周期和第n+1个周期的后半周期出现。

考虑输入信号11与时钟13同步的情况，输入信号11经过触发器15延时一个时钟周期，得到输出信号16，信号16比信号11在时间上滞后一个时钟单元。要得到所述的编码结果，只需通过一个二选一的多路选择器14，在时钟信号13的前半个周期输出信号11，后半个周期输出信号16。

也就是在时钟的前半个周期输出正常的输入信号，后半个周期输出前一个周期的输入信号，这样得到的输出信号12作为被测电路的输入信号，同时，时钟信号13要经过两倍频输入到被测FPGA电路，作为被测FPGA电路的新的系统时钟信号。

这里没有考虑输入信号相同的情况，二选一的多路选择器14在每一个时钟周期都需要翻转两次，而系统在空闲时，输入是不变化的，这将导致不必要的能量消耗，所以，对信号11与信号16做一个比较，通过相等比较器17输出是否相等的指示信号18；当信号18为低电平的时候，表示两个信号相同，也就是输入的前后两个周期信号相同；当信号18为高电平的时候，表示输入不同。

通过信号18与时钟信号13的与操作结果19来控制二选一多路选择器14在必要时进行输入选择。

输出信号解码器30，用于使被测FPGA电路输出正确结果。

较佳地，所述输出信号解码器30为一组触发器。

根据所述输入信号编码器的输入，被测FPGA电路每半个时钟周期就会输出一个结果，则存在两种情况，一种情况为在时钟信号13的上升沿输出正常输入的计算结果，另一种情况为在时钟信号13的上升沿输出冗余输入(即前一个周期的输入)的计算结果。不管是那种情况，只需要在时钟信号13的上升沿对结果进行寄存，然后输出就可以得到正确的输出结果，只是在第二种情况下，输出将延迟一个时钟单元而已，这样，输出信号解码器就可以由一个触发器完成，被测FPGA电路的冗余输出31经过触发器的采样得到正常的输出信号32。

因为被测FPGA电路20的输入是经过编码的，所以其输出31并不是正确的电路输出结果，仅仅是含有正确的输出信号，因此，需要一个输出信号解码器30来获得电路的正常输出信号32到下一级电路。

输出信号解码器对每一个时钟周期的相应时间片进行采样，把本周期的正常输出信号输出到被测电路的下级电路。

这样，对于外部电路来说，经过输入编码和输出解码的被测FPGA电路与没有编解码的正常工作电路的输出是一样的，因此，本发明的输入信号编码器和输出信号解码器对外部电路是透明的。

如图3所示，为FPGA内部电路故障检测信号波形图。

其中，波形130为时钟信号13的波形；波形110为输入信号11的可能的波形。这里要求输入波形在时钟上升沿变化，如果原始输入不满足这个要求，只需在时钟上升沿对输入进行寄存再输出即可。

波形160为经过延迟的输入信号16的波形；波形120为经过编码的输入信号12的波形，可以看出，前半个周期的信号121为本周期的原始输入信号111，后半个周期的信号122为本周期的延迟输入信号161。

观察波形120，每一个原始输入信号在1.5个时钟周期后被重复。

波形310为经过被测电路后的信号输出31的波形，它的特点与波形120的特点相同；波形311为输入121时的输出结果，312为输入122时的输出结果，但由于图3为示意图的示意结果，波形311有可能在输入121若干个半周期后才输出；

波形320为经过解码的正常输出结果32的波形。

被测FPGA电路20由多个小的电路器件21组成，这些电路器件21工作在经过倍频的时钟频率下，在这些电路器件内部和之间的任意一个节点都可以加入故障探针22进行故障探测。

当把故障探针的输入和被测FPGA电路中任意一个节点连接时，只要FPGA电路发生故障，并引起这个节点输出异常，那么故障探针的输出23就会被置位。同时，故障探针的输出23作为故障定位器24的输入。

故障探针可以插入到被测FPGA电路的任何一个节点进行故障检测。输入信号编码器使被测FPGA电路的输出在时间上具有冗余性，故障探针对任意一点的输出进行时间冗余的解码，比较在不同时间节点上同一输入的输出结果；如果输出结果相同，表示在两次相同输入的时间间隔内被测FPGA电路工作正常；如果输入结果不同，表示被测FPGA电路发生故障。因为每一个输入信号和其冗余信号在时间上是不连贯的，对于任何的电路故障，其发生时间总是处于某个输出信号与冗余信号之间，因此，本发明通过输入信号编码器使被测FPGA电路在时间上具有冗余性，然后用故障探针对输出进行解码比较，保证在任意时间内发生的电路故障都可以被检测到。

同样，对于FPGA电路的触发器上的故障，只需要在触发器的输出上插入故障探针即可。

较佳地，故障探针22可以是一个1位输入1位输出的黑盒。

根据图2的输入信号编码器，相应的故障探针如图4所示，所述故障探针包括多个触发器，其中，触发器221表示被测FPGA电路中的工作触发器，触发器222、223、224根据是在时钟信号13的上升沿输出冗余结果，还是下降沿输出冗余结果，来决定是上升沿触发还是下降沿触发。

其对于组合电路输出220需要经过触发器221在被测电路工作时钟220(与原系统时钟是二倍频的关系)的上升沿进行寄存。如果220是在原始时钟信号13的上升沿输出冗余输入的结果，那么220经过触发器222在原始时钟信号13的上升沿寄存输出冗余结果225。同时，经过触发器221寄存的结果再经过触发器223和触发器224在时钟信号13的上升沿寄存，就可以和触发器222在同一时间输出正常结果226。正常结果226与冗余结果225通过异或比较逻辑，就可以知道同一对冗余信号的输出是否相同。如果信号23输出为‘0’表示结果相同，如果信号23输出为‘1’表示结果不同，有故障发生。

如果输出220在原始时钟信号13的下降沿输出冗余结果，那么只需要把触发器222、223、224改为下降沿触发即可。

故障探针同样可以检测触发器故障和自身的大部分故障。因为当触发器221发生故障时，只会影响正常输出226的结果，从而导致其与冗余结果225不同，使输出23变为‘1’。同时，因为故障探针大部分都由触发器组成，只要其中不多于一个触发器发生故障，都只会影响其中一路的输出结果，从而可以检测到故障的发生。一个故障探针的失效不会导致整个检测系统的失效，因为由于故障效应的传播，其它故障探针同样可以检测到故障的发生。

故障定位器通过对故障探针的输出结果进行编码，在减少故障报告所需引脚数目的基础上，可以把故障定位到一个较小的局部区域，从而可以结合被测FPGA电路动态重配置，减少故障恢复所需的时间。

因为可以在被测电路中插入任意多个故障探针，所以故障探针的输出可能会很多，从而占用过多的引脚资源。但事实上并不需要知道每一个故障探针的输出结果，因为FPGA电路的故障恢复(重配置)是针对某个局部进行的，而不能针对一个故障点进行恢复，所以只需要知道某个局部有无故障发生即可。

这样，通过故障定位逻辑24的输出25指示FPGA中哪个部分发生了故障，需要进行恢复。

这样，故障定位器还用于压缩故障探针输出23的故障信号。因为被测电路中的故障探针个数可能会很多，如果不进行压缩，会大大增加电路输出引脚的个数，占用过多资源。同时，由于FPGA的软故障恢复策略是针对某个局部进行的，如局部动态重配置，而不能针对某个故障点。所以故障输出只需要指示电路中某个器件发生了故障即可。

实现这样的信号压缩有很多的方法，如线性反馈移位寄存器、异或门网络等。作为一种可实施的方式，如图5所示，所述故障定位器的信号压缩电路的实现，其把同一个器件内的故障探针输出23进行一个或逻辑输出，也就是用一位来表示一个器件是否发生故障，只要这个器件中的任意一个故障探针输出为‘1’，那么这个器件的故障输出250就为‘1’。

较佳地，对于被测电路有反馈回路，在图2所示的电路装置下，两个相邻的正常输出或冗余输出之间相差一个工作时钟周期，本发明的FPGA内部故障检测装置，需要对该反馈回路做出修改，其示意如图6A和图6B所示，其中，图6A为原始反馈回路，图6B为修改后的反馈回路，其在反馈回路上增加串联一触发器，这样，把反馈输入进行一个工作时钟的延迟，就可以使得其他输入与反馈输入对齐。

本发明FPGA电路故障检测装置，具有以下特点：(1)独立性。输入输出编解码器可以在灵活性差，但可靠性高的器件(如：反熔丝FPGA)中实现，减少其对外界环境的敏感。而故障探针则可以完全不影响被测电路的内部结构和正常工作。(2)灵活性。故障检测电路可以根据故障覆盖率或特定故障检测的需求来决定故障探针的多少和位置。(3)实现简单，通用性强。实现与FPGA内部结构没有任何关系，基本不改变被测电路的内部结构使得实现起来更加的简单。(4)故障检测延迟小。可以在几个系统时钟周期内检测出故障。(5)系统开销小。面积开销只和被测电路输入输出引脚，以及内部检测点的多少有关，而与电路规模没有直接的关系。功耗开销可以通过双边沿触发器等技术来进行优化。

通过以上结合附图对本发明具体实施例的描述，本发明的其它方面及特征对本领域的技术人员而言是显而易见的。

以上对本发明的具体实施例进行了描述和说明，这些实施例应被认为其只是示例性的，并不用于对本发明进行限制，本发明应根据所附的权利要求进行解释。

Claims

1、一种FPGA电路故障检测装置，其特征在于，包括输入信号编码器，输出信号解码器和至少一故障探针，其中：

所述输入信号编码器，用于对输入信号进行时间冗余编码；

输出信号解码器，用于使被测FPGA电路输出正确结果；

2、根据权利要求1所述的FPGA电路故障检测装置，其特征在于，还包括故障定位器，用于对故障探针的输出结果进行编码，把故障定位到一个较小的局部区域。

3、根据权利要求2所述的FPGA电路故障检测装置，其特征在于，所述进行故障检测的故障探针和进行故障定位的故障定位器包括在被测FPGA电路中。

4、根据权利要求3所述的FPGA电路故障检测装置，其特征在于，所述输入信号编码器的输入信号是被测FPGA电路的原始输入，以及时钟信号；输出信号是被测FPGA电路的输入信号；

5、根据权利要求4所述的FPGA电路故障检测装置，其特征在于，所述输入信号编码器的输出信号包括经过编码的原始输入信号，原始时钟信号和经过倍频的时钟信号。

6、根据权利要求1至5任一项所述的FPGA电路故障检测装置，其特征在于，所述输入信号编码器包括一组触发器，一组相等比较器，一组二选一多路选择器。

7、根据权利要求6所述FPGA电路故障检测装置，其特征在于，所述输出信号解码器为一组触发器。

8、根据权利要求1至5任一项所述的FPGA电路故障检测装置，其特征在于，所述故障探针是一个1位输入1位输出的黑盒。

9、根据权利要求8所述的FPGA电路故障检测装置，其特征在于，所述故障探针包括多个触发器，其中一触发器为被测FPGA电路中的工作触发器；其他触发器根据是在时钟信号的上升沿输出冗余结果，还是下降沿输出冗余结果，来决定是上升沿触发还是下降沿触发。

10、根据权利要求2所述的FPGA电路故障检测装置，其特征在于，所述故障定位器还用于压缩故障探针输出的故障信号；

11、根据权利要求1至5任一项所述的FPGA电路故障检测装置，其特征在于，所述被测FPGA电路由多个小的电路器件组成，这些电路器件工作在经过倍频的时钟频率下，在这些电路器件内部和之间的任意一个节点都可以加入故障探针进行故障探测。

12、根据权利要求11所述的FPGA电路故障检测装置，其特征在于，如果所述被测FPGA电路有反馈回路，则在反馈回路上增加串联一触发器，把反馈输入进行一个工作时钟的延迟。