CN101253632A - 含有位于应力层上的应变超晶格的半导体器件及其相关方法 - Google Patents

Abstract

半导体器件，可以包括应力层(26’)和位于应力层上的应变超晶格层(425)并包括多个叠加的层组。更具体而言，应变超晶格层的每一个层组可以包括用于限定基础半导体部分的多个叠加的基础半导体单层和限制于相邻的基础半导体部分的晶格内的至少一个非半导体单层。

Description

含有位于应力层上的应变超晶格的半导体器件及其相关方法

技术领域

[0001]本发明涉及半导体领域，以及，更具体而言，涉及具有基于能带工程的增强特性的半导体以及相关方法。

背景技术

[0002]已经提出了用于增强半导体器件性能的结构和技术，诸如通过增强电荷载流子的迁移率。例如，Currie等人的第2003/0057416号美国专利申请披露了硅、硅-锗以及松弛硅的应变材料层，以及含有无杂质区(否则将会导致性能退化)。在上硅层内导致的双轴应变改变了使高速和/或低功率器件成为可能的载流子迁移率。Fitzgerald等人的第2003/0034529号美国专利申请披露了同样是基于类似应变硅技术的CMOS反相器。

[0003]Takagi等人的第6,472,685B2号美国专利披露了包括硅和夹在硅层之间碳层的半导体器件，使得第二硅层的导电带和价带接收弹性应变。具有较小有效质量并由施加到栅极电极的电场感应所产生的电子，被限定在第二硅层内，从而断定n沟道MOSFET具有更高的迁移率。

[0004]Ishibashi等人的第4,937,204号美国专利披露了内部多个层(少于8个单层，且包含片段或二元化合物半导体层)交替且外延生长的超晶格。主电流的方向与超晶格的各层垂直。

[0005]Wang等人的第5,357,119号美国专利披露了具有通过降低超晶格内的合金散射而获得的较高迁移率的Si-Ge短程超晶格。沿着上述路线，Candelaria等人的第5,683,934号美国专利披露了包括沟道层的增强迁移率的MOSFET，其中沟道层包括由硅和以将沟道层置于弹性应力之下的百分比替代性地存在于硅晶格中的第二种材料形成的合金。

[0006]Tsu等人的第5,216,262号美国专利披露了一种量子阱结构，该量子阱结构包括两个阻挡层区和夹在阻挡层之间的薄的外延生长的半导体层。每个阻挡层区包括具有厚度通常在2到6个单层范围内的SiO₂/Si的交替层。在阻挡层之间夹有更厚的硅部分。

[0007]也是Tsu的一篇标题为“硅纳米结构器件中现象”披露了硅和氧的半导体-原子超晶格(SAS)的文章，于2000年9月6日在Applied Physics and Materials Science & Processing第391-402页在线发表。据披露，在硅量子和发光器件中，Si-O超晶格是有用的。尤其是，构建并测试了绿色电致荧光二极管结构。二极管结构中的电流是垂直的，即，与SAS的层是垂直的。所披露的SAS可以包括由被吸收的核素诸如氧原子以及CO分子所分离的半导体层。超出被吸收的氧单层的硅生长被描述为具有相当低缺陷密度的外延生长。一个SAS结构包括大约为8个硅原子层的1.1nm厚的硅部分，其他结构具有两倍于上述硅厚度。发表于Physical Review Letters第89卷第7期(2002年8月12日)的Luo等人的一篇标题为“直接带隙发光硅的化学设计”，进一步讨论了Tsu的发光SAS结构。

[0008]已公布的Wang、Tsu和Lofgren的WO第02/103,767Al号国际专利申请披露了由薄硅和氧、碳、氮、磷、锑、砷或氢形成的用以使垂直流过晶格的电流降低超过4个数量级的阻挡层构建区。绝缘层/阻挡层允许紧邻绝缘层沉积低缺陷外延生长硅。

[0009]已公布的Mears等人的第2,347,520号GB专利申请披露了非周期光子能带隙(APBG)结构的原则，可以适用于电子能带隙工程。尤其是，该申请披露了可以调整材料参数，例如，能带最小值的位置、有效质量等，以产生具有理想能带结构特征的新的非周期材料。披露了将其他参数，诸如电导率、热导率和介电常数或导磁率设计到材料中去也是可能的。

[0010]尽管在材料工程上付出相当大的努力以增加半导体器件中电荷载流子的迁移率，对更大的改进仍有着需求。更高的迁移率可以增加器件速度和/或降低器件功率损耗。尽管不断的向更小的器件特征转变，有了更高的迁移率，也可以保持器件的性能。

发明内容

[0011]鉴于前述背景，因此，本发明的目的是提供具有增强的运行特征的半导体器件。

[0012]根据本发明的上述和其他目的、特征和优势由一种半导体器件所提供，该半导体器件可以包括应力层和位于应力层上的应变超晶格层并包括多个叠加的层组。更具体而言，应变超晶格层的每个层组可以包括用于限定基础半导体部分的多个叠加的基础半导体单层以及限制于相邻基础半导体部分的晶格内的至少一个非半导体单层。

[0013]应力层可以是例如分级的半导体层。此外，可以在垂直方向上对分级半导体层进行分级，可以垂直地将应变超晶格叠加在分级半导体层上。另外，半导体器件可以进一步包括定位于分级半导体层和应变超晶格层之间的基本上未分级的半导体层。

[0014]例如，应力层可以包括分级硅锗。应力层也可以包括以并排关系排列的多个应变诱发柱形物。绝缘层也可以被定位于应力层和应变超晶格层之间。半导体器件可以进一步包括使电荷载流子的传输以相对于叠加的层组平行的方向穿过应变超晶格层的区。另外，半导体基片可以是位于相对应变超晶格层的侧面上的紧邻的应力层。

[0015]此外，应变超晶格层可以具有压缩或拉伸应变，应变超晶格层在其中也可以具有共同的能带结构。例如，每个基础半导体部分可以包括选自包括族IV半导体、族III-V半导体和族II-VI半导体的组的基础半导体。更具体而言，每个基础半导体部分可以包括硅。此外，每个非半导体单层可以包括选自包括氧、氮、氟和碳-氧的组的非半导体。

[0016]应变超晶格层的相邻基础半导体部分可以化学地结合在一起。此外，每个非半导体单层可以是单一单层厚，并且每个基础半导体部分可以小于8个单层厚。应变超晶格层可以进一步包括基本上直接的能带隙。应变超晶格层也可以包括位于最上层组上的基础半导体覆盖层。在有些实施例中，所有的基础半导体部分可以是相同数量的单层厚。或者，至少一些基础半导体部分可以是不同数量的单层厚。

[0017]本发明的一个方法方面旨在制造半导体器件。本发明可以包括形成应力层并在应力层上形成应变超晶格层并包括多个叠加的层组。应变超晶格层的每个层组可以包括用于限定基础半导体部分的多个叠加的基础半导体单层和限制于相邻基础半导体部分的晶格内的至少一个非半导体单层。

附图说明

[0018]图1是根据本发明的包括应力层和位于应力层上的应变层的半导体器件的示意的横切面图。

[0019]图2是如图1中所示的超晶格的极大地放大的示意横切面图。

[0020]图3是图1中所示的超晶格的一部分的透视示意原子图。

[0021]图4是可以用于图1的器件的超晶格的另一实施例的极大放大的示意横切面图。

[0022]图5A是根据现有技术中体硅以及图1-3中所示的4/1Si/O超晶格的伽马点(G)计算所得的能带结构的图。

[0023]图5B是根据现有技术中体硅以及图1-3中所示的4/1Si/O超晶格的Z点计算所得的能带结构的图。

[0024]图5C是根据现有技术中体硅以及图4中所示的5/1/3/1Si/O超晶格的伽马和Z点计算所得的能带结构的图。

[0025]图6和7是图1的半导体器件的替换的实施例的示意横切面图。

[0026]图8是根据本发明的包括位于一对被分隔开来的应力区之间的超晶格的另一半导体器件实施例的示意横切面图。

[0027]图9是根据本发明的包括超晶格和位于超晶格上的应力层的另一半导体器件实施例的示意横切面图。

[0028]图10是根据本发明的包括非半导体单层的MOSFET的示意横切面图。

[0029]图11是图10的非半导体单层的界面处密度与深度的模拟曲线。

具体实施方式

[0030]现在将参照附图更加充分地对本发明进行描述，其中显示了本发明的优选实施例。然而，可以以不同的方式体现本发明并且不应当理解成受限于此处所提出的实施例。相反，提供上述实施例是为了使本发明彻底和完全，并充分地向本领域技术人员传达本发明的范畴。相似的号码从头到尾指相似的元件，加撇和多撇符号用于在替代实施例中表示相似的元件。

[0031]本发明涉及在原子或分子水平上控制半导体材料的特性，以在半导体器件内获得改进的性能。此外，本发明涉及在半导体器件的导通路径中所使用的改进材料的鉴别、产生和使用。

[0032]申请人提出了此处所描述的某些超晶格降低了电荷载流子的有效质量以及由此导致了更高的电荷载流子迁移率的理论但不希望受限于此。在文献中以各种定义描述了有效质量。作为对有效质量的改进措施，申请人分别使用了电子和空穴的“导电率倒易有效质量张量”M_e ^-1和M_h ^-1，其定义如下：

对于电子：

$M_{e,\mathrm{ij}}^{-1}(E_F,T)=\frac{\underset{E>E_F}{\mathrm{\Σ}}\underset{B.Z.}{\∫}{\left({\▿}_{k}E(k,n)\right)}_i{\left({\▿}_{k}E(k,n)\right)}_j\frac{\∂f(E(k,n),E_F,T)}{\∂E}{d}^{3}k}{\underset{E>E_F}{\mathrm{\Σ}}\underset{B.Z.}{\∫}f(E(k,n),E_F,T)d^{3}k}$

以及对于空穴：

$M_{h,\mathrm{ij}}^{-1}(E_F,T)=\frac{-\underset{E<E_F}{\mathrm{\&Sigma;}}\underset{B.Z.}{\&Integral;}{\left({\&dtri;}_{k}E(k,n)\right)}_i{\left({\&dtri;}_{k}E(k,n)\right)}_j\frac{\&PartialD;f(E(k,n),E_F,T)}{\&PartialD;E}{d}^{3}k}{\underset{E<E_F}{\mathrm{\&Sigma;}}\underset{B.Z.}{\&Integral;}(1-f(E(k,n),E_F,T))d^{3}k}$

其中f是费米-狄拉克分布，E_F是费米能量，T是温度，E(k，n)是与波矢量k和第n个能带相对应的状态下的电子的能量，指数i和j指笛卡尔座标系x、y和z，对布里渊散射区(B.Z.)进行积分，分别对具有高于和低于电子和空穴的费密能级的能带进行求和。

[0033]申请人对导电率倒易有效质量张量的定义是这样的：材料的导电率的张量分量对于导电率倒易有效质量张量的对应分量的较大值来说是较大的。再次，申请人提出但不希望受限于此：此处所描述的超晶格设定了导电率倒易有效质量张量的值，以增强材料(诸如通常是电荷载流子传输的优选方向上)的导电特性。适当张量元素的倒易被称为导电率有效质量。换言之，为了描述半导体材料结构的特征，以上所描述的且沿所规定的载流子传输方向上计算所得的电子/空穴的导电率有效质量被用于区分改进的材料。

[0034]利用上述手段，人们可以选择具有用于特殊目的的改进的能带结构的材料。一个这样的实例就是用于MOSFET器件中的沟道区的应变超晶格25材料。现在参照图1首先描述包括根据本发明的应变超晶格25的平面MOSFET 20。然而，本领域的技术人员将会理解此处所鉴别的材料可以用在许多不同类型的半导体器件中，诸如分立器件和/或集成电路。例如，可以使用应变超晶格25的其他应用是用在FINFETs中，如在第11/426,969号美国专利申请中所进一步描述的，该申请转让于本受让人并因此在此引入其全部内容，作为参考。

[0035]所说明的MOSFET 20包括基片21、基片上的应力层26、应力层上的半导体区27、28，并且应变超晶格层25位于半导体区之间的应力层上。更具体而言，应力层26可以是分级的半导体层，诸如分级硅锗层。此外，半导体区26、27可以是例如硅或硅锗区。半导体区26、27被说明性地注入以掺杂剂，以提供MOSFET20的源和漏区22、23，这一点会为本领域技术人员所理解。

[0036]以下进一步讨论了可以用于MOSFET 20中的各种超晶格结构。就硅-锗超晶格而言，超晶格层25的晶格间距通常小于硅锗应力层26的晶格间距。然而，本实例中的应力层26在超晶格层25内诱发拉伸应变，这可以用于例如在N型沟道FETs中进一步提供迁移率增强。或者，可以选择超晶格层25和应力层26的成分，使得超晶格具有比应力层更大的晶格间距。这会有优势地在超晶格层25内诱发压缩应变，其中超晶格层25可以有优势地在例如P型沟道FET器件内提供超晶格的迁移率增强。

[0037]在所说明的实施例中，应力层是在垂直方向上分级的分级半导体层，应变超晶格层25在分级半导体层上被垂直地叠加。在图6中所说明的替换的实施例中，MOSFET 20’进一步包括位于分级半导体层26’和应变超晶格层425’之间的基本上未分级的半导体层42’。即，基本上未分级的半导体层42’具有从顶部到底部成份基本上一致的半导体材料(例如，硅锗)并在应力层26’和超晶格层425’之间提供缓冲区。更具体而言，基本上未分级的半导体层42’可以具有与应力层42’顶部的半导体材料一致的成分。可以在Lei等人的公布号为第2005/0211982号、Bauer等人的第2005/0054175号、Lindert等人的第2005/0224800号和Arena等人第2005/0051795号美国专利中找到关于使上覆半导体层(例如，硅)发生应变的分级和未分级层的使用的进一步信息，因此此处引入其全部内容，作为参考。

[0038]源/漏硅化物层30、31和源/漏接触区32、33说明性地位于源/漏区22、23上面，这一点会为本领域技术人员所理解。栅极35说明性地包括与由应变超晶格层25所提供的沟道相邻的栅极绝缘层37和位于栅极绝缘层上的栅极电极层36。在所说明的MOSFET 20内也提供了侧壁分隔物40、41。

[0039]同样，提出了半导体器件(诸如所说明的MOSFET 20)与否则存在的情况相比，具有基于较低导电率有效质量的较高电荷载流子迁移率的理论。在某些实施例中，作为能带工程的结果，超晶格25可以进一步具有对光电子器件来说可能尤其有利的基本直接的能带隙，例如，诸如在标题为包括具有能带设计的超晶格的有源光学器件的美国专利申请第10/936,903号共同未决的申请中所提出的那些器件，该申请受托于本受让人并从而在此引入其全部内容，作为参考的。

[0040]以下将进一步讨论的MOSFET 20的源/漏区22、23和栅极35可以被看作是促使电荷载流子穿过相对于叠加的组45a-45n的层平行方向上的应变超晶格25进行传输的区域，这一点会被本领域的技术人员所理解。即，器件的沟道被限定于超晶格25内。本发明也考虑了其他这样的区域。

[0041]在某些实施例中，超晶格25可以有优势地充当用于栅极电介质层37的界面。例如，沟道区可以被限定于超晶格25的下部分内(尽管有些沟道也可以被限定于超晶格下的半导体材料中)，而其上部分使沟道与电介质层37绝缘。在另一实施例中，沟道可以被单独地限定于应力层26中，应变超晶格层25可以仅作为绝缘/界面层被包括在内。

[0042]作为电介质界面层的超晶格25的使用可能尤其适合于使用相对高K栅极电介质材料的情况下。超晶格25可以有优势地提供降低的散射和从而针对通常用于高K电介质界面的现有技术绝缘层(例如，二氧化硅)来说提高了的迁移率。此外，对于具有高K电介质的应用来说，作为绝缘体的超晶格25的使用可能导致更小的整体厚度，从而改善器件的容量。这是由于超晶格25可以以相对较小的厚度形成，但仍提供理想的绝缘特性，正如在第11/136,881号共同未决的美国专利申请中进一步所讨论的那样，该申请转让于本受让人并因此在此处引入其全部内容，作为参考。

[0043]申请人已经鉴别出用于MOSFET 20的沟道区的改进的材料或结构。更具体而言，申请人已经鉴别出具有能带结构的材料或结构，其中该能带结构的电子和/或空穴的适当的导电率有效质量基本上小于硅的对应值。

[0044]现在再参照图2和3，材料或结构的形式为超晶格25，其结构在原子或分子水平上受控并可以利用已知的原子或分子层沉积技术形成。超晶格25包括以叠层关系排列的多个层组45a-45n，具体参照图2的示意的横切面图也许可以最好地理解这一点。此外，在第11/136,834号共同未决的美国专利申请中所描述的中间退火工艺也可以有优势地用于在制造过程中减少缺陷和提供更光滑的层表面。该专利申请转让于本受让人并因此在此处引入其全部内容，作为参考。

[0045]超晶格25的每个层组45a-45n说明性地包括用于限定各自的基础半导体部分46a-46n的多个叠加的基础半导体单层46及其上的能带修改层50。为了说明清楚，能带修改层50，在图2中以点划线表示。

[0046]能带修改层50说明性地包括受限于相邻接的基础半导体部分的晶格内的一个非半导体单层。即，相邻层组45a-45n内的相对的基础半导体单层46被化学地结合在一起。例如，就硅单层46而言，单层组46a的上部或顶部半导体单层内的有些硅原子将与组46b的下部或底部单层内的有些硅原子以共价键形式被键合在一起，见图3。这使得晶格沿层组继续拓展，尽管存在非半导体单层(例如，氧单层)。当然，随着上述层的每一个内的一些硅原子将与非半导体原子键合(即，本实例中的氧)，相邻组45a-45n的相对硅层46之间将没有完全的或纯粹的共价键，这一点应该会被本领域的技术人员所理解。

[0047]在其他实施例中，一个以上的这样的单层是可行的。应当注意的是此处参照非半导体或半导体单层意味着用于单层的材料如果以块状形成，应是非半导体或半导体。即，诸如半导体的材料的单一的单层可能不一定显示出与以块状或以相对来说较厚的层形成的单层相同的特性，这一点会为本领域的技术人员所理解。

[0048]申请人提出了能带修改层50和相邻的基础半导体部分46a-46n导致超晶格25在平行的层方向上比否则存在的情况具有较低的适当的电荷载流子的导电率有效质量的理论但不希望受限于此。考虑到其他方式，上述平行方向与叠加方向垂直。能带修改层50也可以导致超晶格25具有共同的能带结构。

[0049]同样，提出了半导体器件，诸如所说明的MOSFET 20，与否则存在的情况相比具有基于较低导电率有效质量的较高电荷载流子迁移率的理论。在某些实施例中，作为本发明取得的能带工程的结果，超晶格25可以进一步具有对例如光电子器件来说可能尤其有利的基本直接的能带隙，这一点后续进一步详细描述。当然，不需要在每一个应用中利用超晶格25的所有上述特性。例如，在有些应用中，超晶格25可能仅可以用于其掺杂剂阻断/绝缘特性或其增强的迁移率，或者它可以同时用于其他应用中，这一点会为本领域的技术人员所理解。

[0050]在有些实施例中，一个以上的非半导体单层可以出现在能带修改层50中。例如，能带修改层50中的非半导体单层的数量可以优选小于大约5个单层，从而提供理想的能带修改特性。

[0051]超晶格25也说明性地包括位于上层组45n上的覆盖层52。覆盖层52可以包括多个基础半导体单层46。覆盖层52可以具有2到100个范围内的基础半导体单层，以及，优选在10到50个单层。

[0052]每个基础半导体部分46a-46n可以包括选自含有族IV半导体、族III-V半导体以及族II-VI半导体的组的基础半导体。当然，术语族IV半导体也包括族IV-IV半导体，这一点会被本领域的技术人员所理解。更具体而言，基础半导体可以包括例如硅和锗的至少一个。

[0053]每个能带修改层50可以包括选自含有例如氧、氮、氟以及碳-氧的组的非半导体。通过下一层的沉积，非半导体在热稳定上也是理想的从而方便制造。在其他实施例中，非半导体可以是与给定的半导体处理相兼容的其他无机或有机元素或化合物，这一点会为本领域的技术人员所理解。

[0054]应当指出的是术语单层以为着用来包括单原子层以及单分子层。同样应当注意由单一单层提供的能带修改层50也意味着包括其中不是所有可能的位置都被占据的单层，如上所述。例如，尤其是参照图3的原子图表，说明了作为基础半导体材料的硅以及作为能带修改材料的氧的4/1的重复结构。氧的仅仅一半的可能位置被占据。

[0055]在其他实施例中和/或针对不同材料，上述一半占据不一定成立，如本领域技术人员所理解的那样。事实上，甚至可以从上述示意的图表中看出，给定单层中的氧的单个原子不会沿平面被准确地对准，这一点将会为原子沉积领域的技术人员所理解。例如，优选的占据范围从完全占满的可能氧位置的大约1/8到一半，尽管其他数字可以用在某些实施例中。

[0056]目前硅和氧被广泛地用于传统的半导体处理中，因此，制造商将容易地能够使用此处所描述的上述材料。原子或单层沉积现在也被广泛地使用。因此，可以容易地采用和实现包含超晶格25的半导体器件，这一点会被本领域的技术人员所理解。

[0057]申请人提出但不希望受限于此：对于超晶格来说，诸如Si/O超晶格，例如硅单层的数量理想情况下应当为7个或更少以便超晶格的能带在整个范围内是共同的或相对一致的，以获得理想的优势。当然，可以在有些实施例中使用8个或更多的层。已经对图2和3中所示的Si/O的4/1重复结构建立模型，以表示电子和空穴在X方向上的增强的迁移率。例如，对于电子来说，计算所得的导电率有效质量(对于体硅来说时各向同性的)为0.26，对于4/1SiO超晶格在X方向来说为0.12，所产生的比为0.46。类似地，对于体硅来说，对空穴的计算得出的值为0.36，对于4/1Si/O超晶格来说为0.16，所产生的比为0.44。

[0058]尽管在某些半导体器件中，上述方向优先特征可能是理想的，其他器件可能受益于在平行于层组的任何方向上的迁移率的更加一致的增加。对电子或空穴或仅仅是上述类型的电荷载流子的一种来说，具有提高的迁移率也是有利的，这一点会被本领域的技术人员所理解。

[0059]超晶格25的4/1Si/O实施例的较低的导电率有效质量可以小于在否则发生的导电率有效质量的三分之二，这既适用于电子也适用于空穴。当然，超晶格25内部可以进一步包括至少一种类型的导电率掺杂，这一点会被本领域的技术人员所理解。如果超晶格是为了提供一些或所有的沟道，它可能尤其适合掺杂超晶格25的至少一部分。然而，如第11/136,757号美国专利申请中所进一步描述的那样，在有些实施例中，超晶格25或其部分也可以保持基本上未掺杂，该专利转让于本受让人并因此在此处引入其全部内容，作为参考。

[0060]现在再参照图4，现在描述根据本发明的具有不同特性的超晶格25’的另一实施例。在该实施例中，说明了重复模式3/1/5/1。更具体而言，最下层的基础半导体部分46a’具有三个单层，次最下层的基础半导体部分46b’具有五个单层。这种模式在整个超晶格25’范围内重复。能带修改层50’可以每个包括单一的单层。对于包括Si/O的上述超晶格25’来说，电荷载流子迁移率的提高不依赖于层平面内的取向。没有具体提及的图4的上述其他元件与参照图2的上面所讨论的元件相似，此处不需要进一步的讨论。

[0061]在某些器件实施例中，超晶格的所有基础半导体部分可以具有相同数量的单层的厚度。在其他实施例中，至少有些基础半导体部分可以具有不同数量的单层的厚度。在其他实施例中，所有基础半导体部分可以具有不同数量的单层的厚度。

[0062]在图5A-5C中，给出了利用密度函数理论(DFT)计算所得的能带结构。众所周知，在本领域中，DFT低估了能带隙的绝对值。因此，可以通过适当的“裁剪修正”转移高于带隙的所有能带。然而，已经知道能带的形状更加地可靠。应当从这个角度说明垂直的能轴。

[0063]图5A显示了由伽马点(G)计算所得的体硅(以连续线表示)和图1-3中所示的4/1Si/O超晶格25(以点线表示)的能带结构。尽管图中的(001)方向与Si的传统晶胞的(001)方向对应，方向指4/1Si/O结构的晶胞，而不是Si的传统晶胞，从而显示了Si导电能带最低值的期望位置。图中的(100)和(010)方向与传统的Si晶胞的(110)和(-110)方向对应。本领域的技术人员会理解图上的Si能带被折叠而将其自身在4/1Si/O结构的适当的倒易点阵方向上表示出来。

[0064]可以看出，4/1Si/O结构的导带最低值位于和体硅(Si)相对照的伽马点处，而价带最低值发生在(001)方向上的布里渊散射区的边缘，我们称之为Z点。有人可能也会注意到与Si的导带最低值的曲率相比，4/1Si/O结构的导带最低值的曲率较大，这要归因于由附加的氧层引入的扰动而产生的能带分离。

[0065]图5B显示了由Z点计算所得的体硅(连续线)和4/1Si/O超晶格25(点线)的能带结构。该图说明了价带在(100)方向上的增加的曲率。

[0066]图5C显示了由伽马和Z点计算所得的体硅(连续线)和图4的超晶格25’的5/1/3/1Si/O结构(点线)的能带结构。由于5/1/3/1Si/O结构的对称性，在(100)和(010)方向上计算所得的能带结构是等效的。因此，导电率有效质量和迁移率被期望在平行于层的平面内呈现各向同性，即，垂直于(001)叠层方向。注意在5/1/3/1Si/O实例中，导带最低值和价带最大值都位于或靠近Z点。

[0067]尽管增加的曲率是降低的有效质量的指示，可以通过导电率倒易有效质量张量的计算进行适当的比较和区分。这导致申请人进一步提出5/1/3/1超晶格25’应当基本上为直接能带隙的理论。光学跃迁的适当矩阵元是直接与非直接能带隙行为之间的差别的另一体现，这一点会被本领域的技术人员所理解。

[0068]返回来再参照图7-9，现在描述MOSFETs 120、220、320(每一个包括应变超晶格层)的其他实施例。在所说明的实施例中，与上述参照图1所讨论的层和区相似的各种层和区以100的增量表示(例如，图7-9中所示的基片121、221和321分别与基片21相似)。

[0069]在MOSFET 120中，应力层由在基片121的背面(即，底面)上以并行关系排列的多个被分隔开来的应变诱发柱形物144所提供。例如，如果期望的是压缩应变，则柱形物144可以包括等离子增强化学气相沉积(PECVD)氮化硅(SiN)、金属或其他在被沉积于基片121的背面所刻蚀的沟槽中时或之后被压缩的其他材料。此外，如果期望的是拉伸应变，则柱形物可以包括例如热形成的SiN材料或低压力化学气相沉积(LPCVD)SiN材料。当然，也可以使用为本领域技术人员所知的其他适合的材料。对有关背面应变诱发柱形物排列的进一步的描述可以从Pelella等人的出版号为2005/0263753的美国专利中找到，在此引入其全部内容，作为参考。

[0070]此外，绝缘层143(为便于清楚说明，以点划线表示)，诸如SiO₂层，也可以被布置于应力层125和应变超晶格层之间，以提供所示的绝缘体上半导体实施例，尽管在所有实施例中不需要使用绝缘层。在序列号为11/381,835的共同未决的美国专利申请中提供了有关在绝缘体上半导体基片上形成以上所提出的超晶格结构的进一步的描述，该专利转让于本受让人，并因而在此处引入其全部内容，作为参考。当然，也可以在此处所讨论的其他实施例中使用绝缘体上半导体实现。

[0071]参照图8，在MOSFET 220中，区域327、328限定了一对被分隔开来的应力区，该应力区用于在定位于其间的超晶格层125中诱发应变。更具体而言，应力区的一个或两个都可以包括在超晶格层225上诱发期望的应变的材料。利用上面提到的实例，对于硅-氧超晶格层225来说，区域327、328的一个或两个可以包括硅锗。然而，尽管当硅锗在被定位在超晶格层25下面时，其在MOSFET 20中诱发拉伸应变，当被定位于超晶格层225的一侧或两侧时上时，硅锗具有相反的效应，并压缩超晶格。

[0072]因此，在所述的实施例中，应力区227、228中的硅锗对于P型沟道实现来说是有利的，这是由于其诱发压缩应变。或者，如上所述，通过适当地选择超晶格的成分和应力区227、228，可以在N型沟道器件的超晶格层225中有利地诱发拉伸应变。应当指出的是在有些实施例中，被分隔开来的应力区227、228不必包括相同的材料。即，当一个应力区“推”或“拉”充当锚的另一个应力区时可以诱发应变。

[0073]在上述实施例中，对一对应力区227、228进行掺杂，以提供源和漏区222、223。此外，应力区227、228说明性地包括与应变超晶格的相对部分相邻的倾斜表面或小平面245、246。倾斜表面245、246可以通过用于对超晶格225进行构图的刻蚀工艺产生，使得应力诱发材料可以紧邻地沉积于其上。然而，在所有的实施例中不必使表面245、246倾斜。在Yu等人的第6,495,402号美国专利和Lindert等人的出版号为2005/0142768的美国专利中披露了有关制造具有应变诱发源和漏区的应变沟道器件的进一步细节，在此引入两篇专利的全部内容，作为参考。

[0074]参照图9，MOSFET 320说明性地包括位于应变超晶格层325上的应力层347。例如，应力层可以是沉积于MOSFET 320的源、漏和栅极区上的SiN层，MOSFET 320在下面的半导体材料(包括超晶格层325)内诱发应变。如上所提到的，可以使用拉伸或压缩氮化物材料，这取决于超晶格层325内所期望的应变的类型。当然，对应力层347来说，也可以使用其他适合的材料，并且在有些实施例中可以使用多个应力层。此外，在某些实施例中，超晶格层325可以“记住”由上应力层347所诱发的应变，且随后可以除去应力层，这一点会为本领域的技术人员所理解。在Chau等人的出版号为2005/0145894和Sun等人的出版号为2005/0247926的美国专利中可以找到有关利用上应力层在半导体区内产生应变的进一步的细节，因此在此处引入两篇专利的全部内容，作为参考。

[0075]现在描述根据本发明用于制造诸如MOSFET 20的半导体器件的第一方法方面。该方法包括形成应力层26和在应力层上形成应变超晶格层25。另一方法方面是用于制造半导体器件，诸如MOSFET 220，包括形成超晶格层225和在超晶格层的相对的侧面上形成至少一对被分隔开来的应力区227、228，以在其中诱发应变。另一方法方面是用于制造半导体器件，诸如MOSFET 320，包括形成超晶格层325和在应变超晶格层上形成应力层347，以在其中诱发应变。通过前面的描述，本领域的技术人员将会理解各种其他方法步骤和方面，因此此处不需要进一步的讨论。

[0076]应当指出的是在上述实施例中，应变层不必总是超晶格25。相反，应变层可以仅包括多个基础半导体部分46a-46n和限制于相邻半导体部分(即，如上所述，相邻的基础半导体部分被化学地结合在一起)的晶格内的一个或多个非半导体单层50。在本实施例中，基础半导体部分46a-46n不必包括多个半导体单层，即，每个半导体部分可以包括例如单一层或多个单层。

[0077]说明性地包括非半导体单层81的MOSFET 80示意地显示于图10中，其中半导体单层位于分别处于半导体单层下方和上方的部分82a，82b内。栅极电介质83说明性地位于沟道85上，栅极电极84位于栅极电介质上。栅极电介质83的下部分和沟道85的上部分之间的区域限定了界面86。源和漏(未显示)将被与沟道85横向相邻地布置，这一点会为本领域技术人员所理解。

[0078]可以基于MOSFET设计选择非半导体材料81的单层离界面86的深度，这一点会为本领域技术人员所理解。例如，可以为硅沟道内的氧层的典型的MOSFET 86选择大约4-100个单层的深度，更优选地，选择大约4-30个单层的深度。非半导体材料的至少一个单层可以包括在如上所描述的未充分占有的所有可获得的位置的一个或多个单层。

[0079]如上所讨论，可以从包括例如氧、氮、氟和碳-氧的组选择非半导体。可以利用例如同样是上述的原子层沉积技术沉积非半导体材料81的至少一个单层，这一点会为本领域技术人员所理解。其他的沉积和/或注入方法也可以用于形成沟道85，以在相邻的半导体层82a、82b的晶格内包括至少一种非半导体材料层81。

[0080]图11中显示了界面处的密度与以埃为单位的氧层的深度的模拟曲线90。会为本领域技术人员所理解的是，在诸如所说明的MOSFET 80的实施例中，不必使用超晶格的重复组，然而至少一个非半导体单层81仍可以提供迁移率的增强。另外，申请人也提出了上述实施例也将具有较低的隧道栅极泄漏，这是界面86处的波函数的量级降低的结果的理论但不希望受限于此。同样，提出了上述实施例的更加可取的特征包括亚带之间增加的能量分离和亚带的空间分离，从而降低了亚带的散射的理论。

[0081]当然在其他实施例中，也可以结合底下的超晶格使用至少一个单层81。此外，具有前面描述和相关附图中所给出的教导益处的许多修改和本发明的其他实施例会为本领域的技术人员所理解。因此，可以理解本发明不是为了受限于所披露的具体实施例，修改和实施例是预期的。

Claims (33)

1.一种半导体器件，包括：

应力层；以及

应变超晶格层，位于所述应力层上并且包括多个叠加的层组；

所述应变超晶格层的每个层组包括用于限定基础半导体部分的多个叠加的基础半导体单层和限制于相邻基础半导体部分的晶格内的至少一个非半导体单层。

2.权利要求1的半导体器件，其中所述应力层包括分级的半导体层。

3.权利要求2的半导体器件，其中所述分级的半导体层在垂直方向上被分级；以及其中所述应变超晶格在所述分级半导体层上被垂直地叠加。

4.权利要求2的半导体器件，进一步包括定位于所述分级半导体层和所述应变超晶格层之间的基本上未分级的半导体层。

5.权利要求2的半导体器件，其中所述分级的半导体层包括分级的硅锗。

6.权利要求1的半导体器件，其中所述应力层包括多个应变诱发柱形物。

7.权利要求1的半导体器件，进一步包括定位于所述应力层和所述应变超晶格层之间的绝缘层。

8.权利要求1的半导体器件，进一步包括使电荷载流子的传输以相对于叠加的层组平行的方向穿过所述应变超晶格层的区。

9.权利要求1的半导体器件，进一步包括在与所述应变超晶格层相对的侧面上与所述应力层相邻的半导体基片。

10.权利要求1的半导体器件，其中每个基础半导体部分包括选自包含族IV半导体、族III-V半导体和族II-VI半导体的组的基础半导体；以及其中每个非半导体单层包括选自包括氧、氮、氟和碳-氧的组的非半导体。

11.权利要求1的半导体器件，其中相邻的基础半导体部分被化学地结合在一起。

12.一种半导体器件，包括：

应力层；以及

应变层，位于所述应力层上并且包括多个基础半导体部分和限制于相邻基础半导体部分的晶格内的至少一个非半导体单层。

13.权利要求16的半导体器件，其中所述应力层包括分级半导体层。

14.权利要求17的半导体器件，其中所述分级半导体层在垂直方向上被分级；以及其中所述应变超晶格层在所述分级半导体层上被垂直地叠加。

15.权利要求17的半导体器件，进一步包括定位于所述分级半导体层和所述应变层之间的基本上未分级的半导体层。

16.权利要求17的半导体器件，其中所述分级的半导体层包括分级的硅锗。

17.权利要求16的半导体器件，其中所述应力层包括多个应变诱发柱形物。

18.权利要求16的半导体器件，其中相邻的基础半导体部分被化学地结合在一起。

19.制造半导体器件的方法，包括：

形成应力层；以及

应变超晶格层，在应力层上形成并且包括多个叠加的层组；

应变超晶格层的每个层组包括用于限定基础半导体部分的多个叠加的基础半导体单层和限制于相邻基础半导体部分的晶格内的至少一个非半导体单层。

20.权利要求19的方法，其中应力层包括分级的半导体层。

21.权利要求20的方法，其中分级的半导体层在垂直方向上被分级；以及其中应变超晶格在所述分级半导体层上被垂直地叠加。

22.权利要求20的方法，进一步包括在分级半导体层上形成基本上未分级的半导体层；以及其中形成应变超晶格层包括在基本上未分级的半导体层上形成应变超晶格层。

23.权利要求20的方法，其中分级半导体层包括分级的硅锗。

24.权利要求19的方法，其中应力层包括多个应变诱发柱形物。

25.权利要求19的方法，其中每个基础半导体部分包括选自包括族IV半导体、族III-V半导体和族II-VI半导体的组的基础半导体；以及其中每个非半导体单层包括选自包括氧、氮、氟和碳-氧的组的非半导体。

26.权利要求19的方法，其中相邻的基础半导体部分被化学地结合在一起。

27.制造半导体器件的方法，包括：

形成应力层；以及

应变层，在应力层上形成并且包括多个基础半导体部分和限制于相邻基础半导体部分的晶格内的至少一个非半导体单层。

28.权利要求27的方法，其中应力层包括分级的半导体层。

29.权利要求28的方法，其中分级的半导体层在垂直方向上被分级；以及其中应变超晶格在分级半导体层上被垂直地叠加。

30.权利要求28的方法，进一步包括在分级半导体层上形成基本上未分级的半导体层；以及其中形成应变层包括在基本上未分级的半导体层上形成应变层。

31.权利要求28的方法，其中分级半导体层包括分级的硅锗。

32.权利要求27的方法，其中应力层包括多个应变诱发柱形物。

33.权利要求27的方法，其中相邻的基础半导体部分被化学地结合在一起。

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