CN101226945B - 薄膜晶体管阵列基板 - Google Patents

Abstract

本发明公开了一种薄膜晶体管阵列基板，包括：基板；多条扫描线，多条数据线；多个像素，各扫描线分别与其中一列像素电性连接，像素包括：多个第一像素列，各第一像素列包括多个第一像素，各第一像素包括第一薄膜晶体管以及第一像素电极，各第一像素电极与对应的扫描线以及数据线连接；多个第二像素列，各第二像素列包括多个第二像素，各第二像素包括第二薄膜晶体管以及第二像素电极，各第二像素电极与对应的扫描线以及数据线连接，而各第二薄膜晶体管具有一第二延伸源极，连接对应的数据线；以及，多个电容补偿导线，其包括第一电容补偿图案，第一薄膜晶体管与一侧的数据线电性连接，而第一电容补偿图案与另一侧的数据线连接。

Description

薄膜晶体管阵列基板

技术领域

本发明涉及一种薄膜晶体管阵列基板(thin film transistor arraysubstrate)，特别是涉及一种具有电容补偿导线的薄膜晶体管阵列基板。

背景技术

近年来，液晶电视(LCD TV)已经朝向高影像分辨率以及大尺寸的方向发展，在大尺寸的液晶显示面板中，信号在传递上容易受到面板整体的阻容迟滞现象(RC delay)的影响而造成信号的失真，因此，在大尺寸的液晶显示面板中，驱动集成电路的设计必须具有足够的驱动能力，才可使液晶显示面板的显示均匀度维持在一定水平。另一方面，在驱动频率为120Hz的高影像分辨率的显示面板(Full HD；1920x1080)中，若使用一般点反转(dot inversion)的驱动方式来提升影像质量，驱动集成电路会因极性转换频率过高而产生过热的现象。此时，若能减少驱动集成电路的转换频率，就可以大幅改善驱动集成电路过热的情形，因此，若能应用行反转(column inversion)的驱动方式进行显示面板的驱动，将可以改善驱动集成电路过热以及阻容迟滞现象方面的问题。

承上所述，若使用行反转进行显示面板的驱动时，在影像的呈现上仍有一些问题需要解决，例如，在进行动态影像的显示时，画面会出现亮暗线，且会有较严重的串音现象(cross-talk)。为了解决亮暗线及串音现象，在美国专利第6,822,718号提出了交错配置型态的像素布局(alternative type pixellayout)，此种像素布局可以在行反转的驱动模式下，获得类似点反转(dotinversion)驱动模式的显示效果，但由于行反转的驱动方式本身不易面临驱动集成电路过热的问题，因此，美国专利第6,822,718号可以有效的解决亮暗线、串音现象以及驱动集成电路过热等问题。但值得注意的是，美国专利第6,822,718号所提出的像素布局，由于薄膜晶体管以交错方式配置，导致制作薄膜晶体管所使用的掩模图案，其掩模图案的规则性降低，因而增加制作过程对位(alignment)误差问题，必须提供足够的缓冲空间，但是相对的必须牺牲显示区域的开口率，降低可显示区域面积。

发明内容

本发明的目的在于提供一种薄膜晶体管阵列基板，其可以维持显示区域的开口率。

本发明的另一目的在于提供一种薄膜晶体管阵列基板，其可以降低像素与像素之间寄生电容不一致的现象。

为了实现上述目的，本发明提供了一种薄膜晶体管阵列基板，其特点在于，包括：一基板；多条扫描线，配置于该基板上；多条数据线，配置于该基板上；多个像素，阵列排列于该基板上，其中各该扫描线分别与其中一列像素电性连接，而各该像素包括：多个第一像素列，各该第一像素列包括多个第一像素，各该第一像素包括一第一薄膜晶体管以及与该第一薄膜晶体管电性连接的一第一像素电极，其中，各该第一像素电极通过对应的该第一薄膜晶体管与对应的该扫描线以及数据线电性连接；多个第二像素列，各该第二像素列包括多个第二像素，其中该第一像素列与该第二像素列沿着行方向交替排列，各该第二像素包括一第二薄膜晶体管以及与该第二薄膜晶体管电性连接的一第二像素电极，其中，各该第二像素电极通过对应的该第二薄膜晶体管与对应的该扫描线以及数据线电性连接，而各该第二薄膜晶体管具有一地儿延伸源极，电性连接对应的该数据线；以及，多个电容补偿导线，各该电容补偿导线包括一第一电容补偿图案，该第一薄膜晶体管与一侧的数据线电性连接，而该第一电容补偿图案与另一侧的数据线电性连接，且该第一电容补偿图案造成一第一补偿电容是用以补偿该第二延伸源极与所造成的一第一寄生电容。

在本发明的一实施例中，上述的第一薄膜晶体管与两侧的二数据线之间的距离不相等。

在本发明的一实施例中，上述的各个第二像素包括一第二薄膜晶体管以及与第二薄膜晶体管电性连接的一第二像素电极。

在本发明的一实施例中，上述的第一薄膜晶体管与两侧的二数据线之间的距离实质上相等。而在此实施例中，上述的各个第二像素包括一第二薄膜晶体管与第二薄膜晶体管电性连接的一第二像素电极，而电容补偿导线进一步包括一第二电容补偿图案，第二薄膜晶体管与一侧的数据线电性连接，而第二电容补偿图案与另一侧的数据线电性连接。

在本发明的一实施例中，上述的各个像素进一步包括一第一屏蔽图案以及一第二屏蔽图案，第一屏蔽图案配置于像素电极的边缘处，且邻近于一侧的数据线，而第二屏蔽图案配置于像素电极的边缘处，且邻近于另一侧的数据线，其中第一屏蔽图案与第二屏蔽图案的面积不相等。

在本发明的一实施例中，上述的第一屏蔽图案与第二屏蔽图案为与数据线的延伸方向实质上相同的条状图案，而第一屏蔽图案与第二屏蔽图案的宽度实质上相同，且第一屏蔽图案与第二屏蔽图案的长度不相等。

在本发明的一实施例中，上述的薄膜晶体管阵列基板可进一步包括一配置于基板上的共通线，且第一屏蔽图案与第二屏蔽图案与共通线电性连接。

在本发明的一实施例中，上述的薄膜晶体管阵列基板可进一步包括一配置于基板上的共通线。

在本发明的一实施例中，上述的像素电极包括一亮区子像素电极与一暗区子像素电极。此外，薄膜晶体管阵列基板可进一步包括一附属晶体管，暗区子像素通过附属晶体管电性与其中一条扫描线以及其中一条数据线电性连接。

本发明提供一种薄膜晶体管阵列基板，其包括一基板、一第一数据线、一第二数据线、一第一扫描线、一第二扫描线、一第一像素、一第二像素，以及一第一电容补偿导线。基板具有相邻的一第一像素区与一第二像素区。第一数据线与一第二数据线分别平行配置于第一像素区与第二像素区两侧的基板上，且第一像素区与第二像素区位于第一数据线与第二数据线之间。第一扫描线与第二扫描线配置于基板上，且垂直于第一数据线与第二数据线。第一像素包括一第一薄膜晶体管与一第一像素电极，第一像素电极通过第一薄膜晶体管与第一扫描线以及第一数据线电性连接。第二像素包括一第二薄膜晶体管与一第二像素电极，第二像素电极通过第二薄膜晶体管与第二扫描线以及第二数据线电性连接，而第二薄膜晶体管具有一第二延伸源极。第一电容补偿导线与第二数据线电性连接，且第一电容补偿导线所造成的补偿电容是用以补偿第二延伸源极所造成的寄生电容。

在本发明的一实施例中，上述的第一薄膜晶体管与第一数据线之间的距离以及第一薄膜晶体管与第二数据线之间的距离不相等。

在本发明的一实施例中，上述的第一薄膜晶体管与第一数据线之间的距离以及第一薄膜晶体管与第二数据线之间的距离实质上相等。

在本发明的一实施例中，薄膜晶体管阵列基板可进一步包括一第二电容补偿图案，其中第二电容补偿图案与第一数据线电性连接。

在本发明的一实施例中，上述的第一薄膜晶体管具有一第一延伸源极，且第二电容补偿导线所造成的补偿电容是用以补偿第一延伸源极所造成的寄生电容。

在本发明的一实施例中，上述的薄膜晶体管阵列基板可进一步包括一第一屏蔽图案以及一第二屏蔽图案。其中第一屏蔽图案配置于第一像素电极以及第二像素电极的边缘处，且邻近于第一数据线，而第二屏蔽图案配置于第一像素电极以及第二像素电极的边缘处，且邻近于第二数据线，其中第一屏蔽图案与第二屏蔽图案的面积不相等。

在本发明的一实施例中，上述的第一屏蔽图案与第二屏蔽图案为与第一数据线以及第二数据线之延伸方向实质上相同的条状图案，而第一屏蔽图案与第二屏蔽图案的宽度实质上相同，且第一屏蔽图案与第二屏蔽图案的长度不相等。

在本发明的一实施例中，上述的薄膜晶体管阵列基板可进一步包括一配置于基板上的共通线，其中第一屏蔽图案与第二屏蔽图案与共通线电性连接。

在本发明的一实施例中，上述的薄膜晶体管阵列基板可进一步包括一配置于基板上的共通线。

在本发明的一实施例中，上述的第一像素电极与第二像素电极分别包括一亮区子像素电极与一暗区子像素电极。此外，每一暗区子像素分别通过一附属晶体管与其中一条扫描线以及其中一条数据线电性连接。

由于本发明的薄膜晶体管阵列基板具有电容补偿导线，因此像素与像素之间寄生电容不一致的现象可以有效的被降低。此外，在本发明的部分实施例中，配置于像素电极边缘处的屏蔽图案也可进一步降低像素与像素之间寄生电容不一致的现象。

图1为本发明第一实施例的薄膜晶体管阵列基板的示意图；

图2为相邻的第一像素P1与第二像素P2的示意图；

附图说明

图3为一个第一像素P1与一个第二像素P2的示意图；

图4为本发明第二实施例的第一像素P1与第二像素P2的示意图；

图5与图6为本发明第三实施例的第一像素P1与第二像素P2的示意图；

图7为本发明第四实施例的像素布局示意图。

其中，附图标记：

100：薄膜晶体管阵列基板

110：基板

110a：第一像素区

110b：第二像素区

120：扫描线

120a：第一扫描线

120b：第二扫描线

130：数据线

130a：第一数据线

130b：第二数据线

140：薄膜晶体管

140a：第一薄膜晶体管

140b：第二薄膜晶体管

142a、142b：附属晶体管

150：像素电极

150a：第一像素电极

150b：第二像素电极

160：电容补偿导线

160a：第一电容补偿图案

160b：第二电容补偿图案

170：共通线

172：连接线

180a：第一屏蔽图案

180b：第二屏蔽图案

PB1：亮区子像素电极

PB2：亮区子像素电极

PD1：暗区子像素电极

R1：第一像素列

R2：第二像素列

P：像素

P1：第一像素

P2：第二像素

G1：第一栅极

C1：第一通道层

S1：第一源极

S1e：第一延伸源极

D1：第一漏极

G2：第二栅极

C2：第二通道层

S2e：第二延伸源极

D2：第二漏极

第一实施例：

图1为本发明第一实施例的薄膜晶体管阵列基板的示意图。请参考图1，本实施例的薄膜晶体管阵列基板100包括一基板110、多条配置于基板110上的扫描线120、多条配置于基板110上的数据线130以及多个阵列排列于基板110上的像素P。各条扫描线120分别与其中一列像素P电性连接，而各个像素P包括一薄膜晶体管140以及一像素电极150，像素电极150通过薄膜晶体管140与其中一条扫描线120以及其中一条数据线130电性连接。由图1可知，在同一行像素P中，薄膜晶体管140是交替的与两侧的二数据线130电性连接，且在行方向上对准，其中至少部分像素P(图1中上半部的像素P)还进一步包括一电容补偿导线160。在这些具有电容补偿导线160的像素P中，薄膜晶体管140与一侧的数据线130(例如是左侧的数据线130)电性连接，而电容补偿导线160与另一侧的数据线130(例如是右侧的数据线130)电性连接。

具体实施方式

如图1所示，本实施例的薄膜晶体管阵列基板100可进一步包括一条或是多条配置于基板110上的共通线170。详细的说，共通线170例如是位于各个像素P。

为了更清楚地描述本实施例的像素布局，以下将搭配图2，针对二相邻的像素P进行详细的描述。

图2为相邻的第一像素P1与第二像素P2的示意图。请参考图2，本实施例的像素P可进一步区分为多个第一像素列R1以及多个第二像素列R2，各个第一像素列R1包括多个第一像素P1，而各个第二像素列R2包括多个第二像素P2，其中第一像素列R1与第二像素列R2沿着行方向交替排列。如图2所示，各个第一像素P1包括一第一薄膜晶体管140a以及与第一薄膜晶体管140a电性连接的一第一像素电极150a，而电容补偿导线160例如是一第一电容补偿图案160a，第一薄膜晶体管140a与一侧的数据线130(例如是左侧的数据线130)电性连接，而第一电容补偿图案160a与另一侧的数据线130(例如是右侧的数据线130)电性连接。此外，各个第二像素P2包括一第二薄膜晶体管140b与第二薄膜晶体管140b电性连接的一第二像素电极150b。

图3为一个第一像素P1与一个第二像素P2的示意图。请参考图3，前述的基板110具有相邻的一第一像素区110a与一第二像素区110b，其中第一像素P1配置于第一像素区110a内，而第二像素P2则配置于第二像素区110b内。第一数据线130a与第二数据线130b分别平行配置于第一像素区110a与第二像素区110b两侧的基板110上，且第一像素区110a与第二像素区110b位于第一数据线130a与第二数据线130b之间。第一扫描线120a与第二扫描线120b配置于基板110上，且垂直于第一数据线130a与第二数据线130b。

如图3所示，第一像素电极150a通过第一薄膜晶体管140a与第一扫描线120a以及第一数据线130a电性连接，而第二像素电极150b通过第二薄膜晶体管140b与第二扫描线120b以及第二数据线130b电性连接。值得注意的是，第一薄膜晶体管140a具有一第一栅极G1、一第一通道层C1、一第一源极S1以及一第一漏极D1，而第二薄膜晶体管140b具有一第二栅极G2、一第二通道层C2、一第二延伸源极S2e以及一第二漏极D2。此外，第一电容补偿图案160a与第二数据线130b电性连接。由于与第二数据线130b连接的第二延伸源极S2e明显比第一源极S1长，因此本实施例在第一像素P1中增加第一电容补偿图案160a的设计。换而言之，第一电容补偿图案160a所造成的补偿电容是用以补偿第二延伸源极S2e所造成的寄生电容。

在本实施例中，第一薄膜晶体管140a与二数据线130a及130b之间的距离不相等。详细的说，第一薄膜晶体管140a与第一数据线130a之间的距离较短，而第一薄膜晶体管140a与第二数据线130b之间的距离较长；同样的，第二薄膜晶体管140b与第一数据线130a之间的距离较短，而第二薄膜晶体管140b与第二数据线130b之间的距离较长，这样第一薄膜晶体管140a与第二薄膜晶体管140b距离第一数据线130a约相等，而距离第二数据线130b也约相等。如此设计可使第一薄膜晶体管140a与第二薄膜晶体管140b位于同一行位置上，均在像素的左下方，增加图案的重复性，可减少对位误差，相对地不需要留太多空间，可维持显示区域有较高的开口率。

第二实施例：

图4为本发明第二实施例的第一像素P1与第二像素P2的示意图。请参考图4，本实施例的第一像素P1与第二像素P2的布局与图3类似，二者主要差异之处在于：第一薄膜晶体管140a与第一数据线130a之间的距离以及第一薄膜晶体管140a与第二数据线130b之间的距离实质上相等；同样的，第二薄膜晶体管140b与第一数据线130a之间的距离以及第二薄膜晶体管140b与第二数据线130b之间的距离实质上相等。值得注意的是，第一薄膜晶体管140a具有一第一延伸源极S1e，而第二薄膜晶体管140b具有一第二延伸源极S2e，第一延伸源极S1e与第二延伸源极S2e长度约相等。第一电容补偿图案160a与第二数据线130b电性连接。如此设计第一薄膜晶体管140a与第二薄膜晶体管140b距离第一数据线130a约相等，而距离第二数据线130b也约相等，可使第一薄膜晶体管140a与第二薄膜晶体管140b位于同一行位置上，均在像素的正下方，增加图案的重复性，可减少对位误差，相对地不需要留太多空间，可维持显示区域有较高的开口率。

此外，本实施例中，电容补偿导线160除了可包括一第一电容补偿图案160a之外，还可进一步包括一第二电容补偿图案160b，在此情况下，第二薄膜晶体管140b会与第二数据线130b电性连接，而第二电容补偿图案160b则与第一数据线130a电性连接。由于第一延伸源极S1e与第一数据线130b连接，因此本实施例在第二像素P2中增加第二电容补偿图案160b的设计。换而言之，第二电容补偿图案160b所造成的补偿电容是用以补偿第一延伸源极S1e所造成的寄生电容。

第三实施例：

前述的第一、第二实施例中的像素P1、P2为进阶多域垂直配向式(Advanced MVA)的像素布局。在一变化实施例中，像素P1、P2还可再分为亮区与暗区，像素电极140a与140b分别可各自分出亮区子像素电极PB1与暗区子像素电极PD1，如此设计可使显示更匀称，避免斜视角色偏的问题。其中，像素P1的暗区子像素电极PD1可经由附属晶体管142a与对应的扫描线120a以及数据线130a电性连接，同理像素P2的暗区子像素电极PD1可经由附属晶体管142b以类似方式电性连接。暗区子像素电极PD1也可经由电性耦合至亮区子像素电极PB1，达到类似的效果。此外，亮区子像素电极PB1还可多分出另一亮区子像素电极PB2，亮区子像素电极PB1经由连接线172电性连接至，亮区子像素电极PB2，增进显示视角。此外，本发明的电容补偿导线160(第一电容补偿图案160a、第二电容补偿图案160b)也可应用在其它型态的像素布局中。在此实施例中，仅以进阶多域垂直配向式为例，也可使用在其它采用亮区与暗区的设计，熟悉该项技术的人员可根据本发明的设计做变更与修改。

图5与图6为本发明第三实施例的第一像素P1与第二像素P2的示意图。请参照图5，在一般的多域垂直配向式像素布局中，第二像素P2可具有第二电容补偿图案160b。此外，请参考图6，在扭转向列式(TN)像素布局中，第一像素P1可具有第一电容补偿图案160a。

请参考图6，在本实施例中，各个像素P1、P2可进一步包括一第一屏蔽图案180a以及一第二屏蔽图案180b，第一屏蔽图案180a配置于像素电极150a、150b的边缘处，且邻近于一侧的数据线130a，而第二屏蔽图案180b配置于像素电极150a、150b的边缘处，且邻近于另一侧的数据线130b，其中第一屏蔽图180a案与第二屏蔽图案180b的面积不相等。此外，本实施例的第一屏蔽图案180a与第二屏蔽图案180b皆为条状图案，且这些条状图案的延伸方向与数据线130a、130b的延伸方向实质上相同。例如，第一屏蔽图案180a与第二屏蔽图案180b的宽度实质上相同，且第一屏蔽图案180a与第二屏蔽图案180b的长度不相等。此外，第一屏蔽图案180a与第二屏蔽图案180b的宽度也可不同，然后对照调整其长度。

值得注意的是，在本实施例中，第一屏蔽图案180a与第二屏蔽图案180b例如是与共通线170电性连接。第一屏蔽图案180a以及第二屏蔽图案180b，设置在像素电极150a、150b的边缘处可遮蔽数据线遮蔽邻近的电场，例如是来自数据线的电场，减少像素电极150a、150b的边缘产生漏光的问题。

第四实施例：

图7为本发明第四实施例的像素布局示意图。请参考图7，本实施例的像素布局与图6中的像素布局类似，二者主要差异之处在于：本实施例将第一屏蔽图案180a与第二屏蔽图案180b的设计使用在进阶多域垂直配向式(AMVA)的像素布局中。

综上所述，本发明在像素中增加电容补偿导线的设计，可以有效的改善像素与像素之间寄生电容不一致的问题。此外，在本发明的部分实施例中，配置于像素电极边缘处的屏蔽图案也可进一步改善像素与像素之间寄生电容不一致的问题。

当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (21)

1.一种薄膜晶体管阵列基板，其特征在于，包括：

一基板；

多条扫描线，配置于该基板上；

多条数据线，配置于该基板上；

多个像素，阵列排列于该基板上，其中各该扫描线分别与其中一列像素电性连接，而各该像素包括：

多个第一像素列，各该第一像素列包括多个第一像素，各该第一像素包括一第一薄膜晶体管以及与该第一薄膜晶体管电性连接的一第一像素电极，其中，各该第一像素电极通过对应的该第一薄膜晶体管与对应的该扫描线以及数据线电性连接；

多个第二像素列，各该第二像素列包括多个第二像素，其中该第一像素列与该第二像素列沿着行方向交替排列，各该第二像素包括一第二薄膜晶体管以及与该第二薄膜晶体管电性连接的一第二像素电极，其中，各该第二像素电极通过对应的该第二薄膜晶体管与对应的该扫描线以及数据线电性连接，而各该第二薄膜晶体管具有一第二延伸源极，电性连接对应的该数据线；以及

多个电容补偿导线，各该电容补偿导线包括一第一电容补偿图案，该第一薄膜晶体管与一侧的数据线电性连接，而该第一电容补偿图案与另一侧的数据线电性连接，且该第一电容补偿图案造成一第一补偿电容是用以补偿该第二延伸源极与所造成的一第一寄生电容。

2.根据权利要求1所述的薄膜晶体管阵列基板，其特征在于，该第一薄膜晶体管与两侧的二数据线之间的距离不相等。

3.根据权利要求1所述的薄膜晶体管阵列基板，其特征在于，该第一薄膜晶体管与两侧的二数据线之间的距离实质上相等。

4.根据权利要求1所述的薄膜晶体管阵列基板，其特征在于，该电容补偿导线还包括一第二电容补偿图案，该第二薄膜晶体管与一侧的数据线电性连接，而该第二电容补偿图案与另一侧的数据线电性连接。

5.根据权利要求1所述的薄膜晶体管阵列基板，其特征在于，各该像素还包括：

一第一屏蔽图案，配置于该像素电极的边缘处，且邻近于一侧的数据线；以及

一第二屏蔽图案，配置于该像素电极的边缘处，且邻近于另一侧的数据线，其中该第一屏蔽图案与该第二屏蔽图案的面积不相等。

6.根据权利要求5所述的薄膜晶体管阵列基板，其特征在于，该第一屏蔽图案与该第二屏蔽图案为与该数据线的延伸方向实质上相同的条状图案，而该第一屏蔽图案与该第二屏蔽图案的宽度实质上相同，且该第一屏蔽图案与该第二屏蔽图案的长度不相等。

7.根据权利要求5所述的薄膜晶体管阵列基板，其特征在于，还包括一共通线，配置于该基板上，其中该第一屏蔽图案与该第二屏蔽图案与该共通线电性连接。

8.根据权利要求1所述的薄膜晶体管阵列基板，其特征在于，还包括一共通线，配置于该基板上。

9.根据权利要求1所述的薄膜晶体管阵列基板，其特征在于，该像素电极包括一亮区子像素电极与一暗区子像素电极。

10.根据权利要求9所述的薄膜晶体管阵列基板，其特征在于，还包括一附属晶体管，该暗区子像素通过该附属晶体管电性与其中一条扫描线以及其中一条数据线电性连接。

11.一种薄膜晶体管阵列基板，其特征在于，包括：

一基板，具有相邻的一第一像素区与一第二像素区；

一第一数据线与一第二数据线，分别平行配置于该第一像素区与该第二像素区两侧的该基板上，且该第一像素区与该第二像素区位于该第一数据线与该第二数据线之间；

一第一扫描线与一第二扫描线，配置于该基板上，且垂直于该第一数据线与该第二数据线；

一第一像素，包括一第一薄膜晶体管与一第一像素电极，其中该第一像素电极通过该第一薄膜晶体管与该第一扫描线以及该第一数据线电性连接；

一第二像素，包括一第二薄膜晶体管与一第二像素电极，其中该第二像素电极通过该第二薄膜晶体管与该第二扫描线以及该第二数据线电性连接，而该第二薄膜晶体管具有一第二延伸源极，电性连接该第二数据线；以及

一第一电容补偿图案，与该第二数据线电性连接，且该第一电容补偿图案造成一第一补偿电容是用以补偿该第二延伸源极与所造成的一第一寄生电容。

12.根据权利要求11所述的薄膜晶体管阵列基板，其特征在于，该第一薄膜晶体管与该第一数据线之间的距离以及该第一薄膜晶体管与该第二数据线之间的距离不相等。

13.根据权利要求11所述的薄膜晶体管阵列基板，其特征在于，该第一薄膜晶体管具有一第一延伸源极，电性连接该第一数据线。

14.根据权利要求13所述的薄膜晶体管阵列基板，其特征在于，还包括一第二电容补偿图案，其中该第二电容补偿图案与该第一数据线电性连接，该第二电容补偿图案所造成的一第二补偿电容是用以补偿该第一延伸源极所造成的一第二寄生电容。

15.根据权利要求14所述的薄膜晶体管阵列基板，其特征在于，该第一薄膜晶体管与该第一数据线之间的距离以及该第一薄膜晶体管与该第二数据线之间的距离实质上相等。

16.根据权利要求11所述的薄膜晶体管阵列基板，其特征在于，还包括：

一第一屏蔽图案，配置于该第一像素电极以及该第二像素电极的边缘处，且邻近于该第一数据线；以及

一第二屏蔽图案，配置于该第一像素电极以及该第二像素电极的边缘处，且邻近于该第二数据线，其中该第一屏蔽图案与该第二屏蔽图案的面积不相等。

17.根据权利要求16所述的薄膜晶体管阵列基板，其特征在于，该第一屏蔽图案与该第二屏蔽图案为与该第一数据线以及该第二数据线的延伸方向实质上相同的条状图案，而该第一屏蔽图案与该第二屏蔽图案的宽度实质上相同，且该第一屏蔽图案与该第二屏蔽图案的长度不相等。

18.根据权利要求16所述的薄膜晶体管阵列基板，其特征在于，还包括一共通线，配置于该基板上，其中该第一屏蔽图案与该第二屏蔽图案与该共通线电性连接。

19.根据权利要求11所述的薄膜晶体管阵列基板，其特征在于，还包括一共通线，配置于该基板上。

20.根据权利要求11所述的薄膜晶体管阵列基板，其特征在于，该第一像素电极与该第二像素电极分别包括一亮区子像素电极与一暗区子像素电极。

21.根据权利要求20所述的薄膜晶体管阵列基板，其特征在于，每一该暗区子像素分别通过一附属晶体管与其中一条扫描线以及其中一条数据线电性连接。

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