CN101201809A - 高速前侧总线的物理接口结构 - Google Patents

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Abstract

一种高速计算机处理器系统，包括用于图形处理器的高速接口。在一个优选实施例中，该高速接口包括一个前侧总线(FSB)，其接口连接到图形处理器上的类似的高速接口。

Description

高速前侧总线的物理接口结构
技术领域
本发明一般涉及计算机系统，并尤其涉及高速前侧总线的物理接口结构。
背景技术
计算机处理器和计算机系统不断地发展并改进。在计算机游戏产业甚至需要更快速的计算机处理系统来提供游戏性能的继续提高。
计算机游戏产业需要具有高速接口的高速处理器，这样的高速接口能够容易地与图形处理器接口连接。缺少了高速接口连接，计算机游戏产业将不能持续地为计算机游戏体验提供持续的品质提高。
发明内容
本发明提供具有用于图形处理器的高速接口的高速计算机处理器系统。实施例涉及用于计算机游戏产业的计算机处理器系统。
通过以下如附图所示的本发明优选实施例的更详细描述，本发明的前述和其他特征和优点将变得明显。
附图说明
以下将结合附图描述本发明的优选实施例，其中相同的标记表示相同的单元，并且：
图1是按照优选实施例的计算机系统的框图；
图2是表示CPU和GPU之间的FSB连接的框图；
图3是按照优选实施例的图2中所示的接收机模块的框图；以及
图4是按照优选实施例的图2中所示的发射机模块的框图。
具体实施方式
图1表示按照优选实施例的计算机系统100的框图。计算机系统100包括一个中央处理单元(CPU)110。CPU110用前侧总线互连或通道130连接到图形处理器单元(GPU)120。所示实施例示出了单个CPU110，但应当理解能够使用多个处理器。GPU120连接到南桥140。南桥140具有到诸如游戏控制器和盘驱动器(未示出)的多种外围设备的其他连接145。GPU120也连接到主存储器150。
CPU110包括接口连接到FSB互连130的前侧总线(FSB)112。FSB112包括控制协议和链接初始化的链路层114。链路层114连接到物理层(PHY)116，物理层从链路层114接受数字信号并将FSB通道130上的信号驱动到GPU120。GPU120也包括一个接口连接到FSB通道130的前侧总线(FSB)122。FSB122包括与CPU的相应部分类似的链路层124和物理层(PHY)126。
图2表示提供按照优选实施例的CPU FSB 112和GPU FSB 122的更多细节的框图。CPU FSB 112中的链路层114输出一个8字节并行数据流210并从PHY 116输入一个8字节并行数据流212。这些数据流210、212优选地运行在1.35GHz。该8字节数据流210分为两路32位输入，其连接到发射机内核216A和216B。同样，8字节数据流212分为两路32位输出，从PHY 116中的接收机内核214A和214B输出到链路层114。在以下段落中进一步描述了接收机内核214A、214B和发射机内核216A、216B。
再次参照图2，GPU FSB122具有在FSB互连130上通信的类似结构。GPU FSB122中的链路层124输出一个16字节的并行数据流218并从PHY 126输入一个16字节并行数据流220。这些数据流218、220优选地运行在675MHz。该16字节数据流218分为两路64位输入，其连接到发射机内核216C和216D。同样，16字节数据流220分为两路64位输出，从PHY126中的接收机内核214C和214D输出到链路层124。CPU前侧总线112的发射机内核216A、216B驱动数据通过FSB互连130到GPU前侧总线122的接收机内核214C、214D。同样，CPU前侧总线112的接收机内核214A、214B从GPU前侧总线122的发射机内核216C、216D通过FSB互连130接收数据。每个接收机内核214和发射机内核216分别在FSB互连上接收或驱动10个信号。每对接收机-发射机有8个数据信号、一个标记和时钟。GPU接收机内核214C、214D和发射机内核216C、216D与以下描述的CPU前侧总线中的发射机和发射机内核类似。但是，GPU接收机内核214C、214D和发射机内核216C、216D调整为并行宽度的两倍并运行在以下描述的CPU内核频率的一半处。
接收机内核
图3中示出了接收机内核214的框图。接收机内核214具有一个模拟单元310和一个数字单元312。如垂直虚线314所表示的，模拟单元310在模拟VDD范围内，并且数字单元312在CPU内核VDD范围内。接收机具有三个主要的功能块；数据片316A、316B，时钟片318A、318B和时钟分配320。数据片模块分为一个模拟部分316A和一个数字部分316B。同样，时钟片具有一个模拟部分318A和一个数字部分318B。接收机内核214的模块在以下段落中进一步描述。
每个接收机内核214支持数据的一个字节并称为一个字节道。在每个字节道中，数据片模块316A、316B初始化9次，为8个数据位的每一个初始化一次并为一个标记信号初始化第九次。该标记由FSB逻辑用到叙述包(delineate packet)。针对每个接收机字节道只例示了一次时钟片318A、318B和时钟分配320。时钟片318A包含电路，其从GPU接收脱离FSB通道130(图1)的差分时钟。
时钟片318A具有从通道接收时钟信号(RX时钟)的前置放大器322。前置放大器322具有一个设计在其中的固定的1dB的去加重(de-emphasis)的量。这种去加重用利用在接收差分NFET对的源之间耦合的差分RC网络(未示出)来实现。前置放大器322的全部和中心带增益是6dB或更好。前置放大器322的输出转换为2时钟信号，这两个时钟信号由多相位滤波器模块324使得相位相差90度。这两个时钟信号共同称为I&Q时钟(同相和正交)。来自多相位滤波器324的I&Q时钟输出到一个测试复用器325和一个相位旋转器326。在常规功能模式下，4:2测试复用器325将选择多相位滤波器324输出并将它们传送到时钟分配模块320。在测试模式下，4:2测试复用器325在将I和Q时钟通过一个相位旋转器326之后将其输出。相位旋转器326由抖动控制逻辑328控制，该抖动控制逻辑是数字时钟片318B的一部分。抖动控制逻辑328可以包括一个数字状态机(未示出)。抖动控制逻辑328能够通过所有可能的I&Q时钟相位缓慢并平滑地旋转它们，来完成下游去扭曲系统的功能测试范围。除了通过所有可能的相位缓慢旋转之外，抖动控制逻辑328能够在每个系统时钟周期调制I&Q相位，从而产生用于抖动公差特性的模拟高频抖动场景。
时钟分配320用一个低扭曲和低损耗的时钟总线实现。时钟总线用数据片的所有9个副本进行分接(tapped)。时钟总线的布局优选地手工连线来控制线路和保护层的特性。时钟的配线对将I&Q时钟之间的扭曲最小化很重要。I&Q时钟之间的任何扭曲直接减小了数据恢复系统的抖动公差。
图3还表示数据片模块316A和316B。8个数据位和一个标志信号中每一个有一个数据片模块316A、316B。因为接收到的数据位和接收到的时钟之间的可能扭曲是任意的和相互无关的，所以它们全部单独运行。差分数据330从GPU脱离通道而接收。差分数据330连接到前置放大器332，它与前文针对时钟片318A描述的前置放大器具有相同的特性。将差分数据330放大并分配到4个主从触发器334。每个触发器334由来自相位旋转器333的I、IB、Q或QB时钟中的一个驱动。IB和QB时钟分别是I和B时钟的补码。这些触发器334对数据恢复系统是主要的取样锁存器。锁存器的输出由2:4数据去串行化器336和边界去串行化器338进行去串行化。由I和IB时钟产生的4位半字节对应于数据采样340，并且由Q和QB时钟产生的4位半字节对应于边界采样342。将数据采样340和边界采样发送到以下进一步描述的弹性缓冲器344。
相位检测逻辑346处理来自弹性缓冲器344的数据采样340和边界采样342的结果并确定I、IB、Q和QB时钟是否取样太早或太晚。相位检测逻辑346发布适当的代码给相位旋转器333以向一个锁定条件校正采样相位。相位旋转器输入I和Q时钟并产生I、IB、Q和QB时钟。相位旋转器333调整对应于由相位检测器346提供的代码的I、IB、Q和QB时钟的相位。当锁定时，系统将在相位旋转器333代码至少重大的调整之间震动，从而等同地平衡相位检测器346中之前和之后修正的分配。该数据恢复系统具有反馈路径中足够的数字滤波，以保证在所有数据图案和抖动条件下有稳定的相位对准。
弹性缓冲器344优选地是一个CMOS电路，它由2个相同频率但具有任意相位对准的时钟驱动。数据采样340、342在和数据具有已知的相位关系的写时钟的边沿上写入到一个并行缓冲器队列(未示出)。在描述的实施例中，弹性缓冲器344的写时钟输入由一个具有与位速率的四分之一相等的频率的时钟348驱动，位速率由从相位旋转器333输入I时钟的C4(四分之一速率)时钟生成器350产生。在已经调用同步步骤之后，读时钟卸载缓冲器队列中间的寄存器。输入到弹性缓冲器344中的读时钟由一个本地系统时钟352驱动。读时钟和C4时钟的相位允许相位上漂移离开1/2并行缓冲器队列的宽度，并且在这些条件下，读时钟将仍然读出有效数据。
发射机内核
总的来说，每个发射机内核216支持8个数据片、一个标记片和一个时钟片。所有的片驱动差分信号脱离芯片以通过通道130进行通信(图2)。此外，每个TX内核也提供1.35GHz和2.7GHz时钟分配和时钟生成。每个数据和标记片负责使来自链路层的四位并行数据流串行化并通过通道发送一个串行位流，通常以每秒一位和5.4千兆比特的波特率(Gbps)。时钟片与数据和标记片共享一个公共2.7GHz(Clk27)时钟输入，但不需要捕获信号或FIFO。数据和标记位与发自时钟片的2.7GHz时钟一起，以最大5.4Gbps的波特率，以源同步方式串行地发送。
图4中示出了一个发射机内核216的框图。发射机内核216具有一个数字单元410和一个模拟单元412。模拟单元412在一个模拟VDD范围内，而数字单元410在由垂直虚线414表示的CPU内核VDD范围内。发射机具有四个主要的功能模块，数据片416A、416B，时钟片418，时钟分配420和时钟生成422A、422B。数据片模块分为数字部分416A和模拟部分416B。同样，时钟生成模块分为一个数字部分422A和一个模拟部分422B。发射机内核216的模块进一步在以下段落中描述。
时钟生成模块422A、422B允许发射内核处理多个时钟频率和相位关系。一个高速(全速率)时钟424从PHY外侧的一个锁相环(PLL)差分地接收到一个缓冲器426。这一全速率时钟通常在功能应用期间运行在5.4GHz。时钟生成模块422B包括一个时钟频率划分器428，它从在缓冲器426输出接收的全速率PLL时钟产生一个同步半速率(标称为2.7GHz)时钟。划分后的时钟通过一个再供电电路430，并接着作为Clk2_raw提供到时钟生成器/同步器模块432，从而与发射内核时钟同步。同步后的时钟用于将发射FIFO450中的输入数据串行化并接着如以下进一步描述的从发射驱动器部分启动输出的数据和时钟。以上的一种替换结构是一个单个时钟再供电电路430、时钟频率划分器428和缓冲器426来用作多个发射内核。
发射数据434从FSB链路层114输入(图1)并提供到数字数据片416A。该数据涉及由FSB逻辑共享的一个四分之一速率本地系统时钟352(图3)。尽管该本地系统时钟352从一个公共PLL得出，但是在本地系统时钟和全速率PLL时钟424之间存在一个未知的且变化的相位关系。由于发射数据434源自于本地系统时钟，但用从PLL时钟424得到的半速率(Clk27)和四分之一速率(Capture)时钟串行化，所以在数字单元410和模拟单元412中发送数据之间存在异步接口。这一异步接口由与数字时钟生成模块422A中的一个状态机436联系的时钟生成器/同步器432来克服。状态机436将系统时钟的一个频率划分后的675MHz版本(称为data_sample时钟)发送到时钟生成模块422B中的时钟生成器/同步器432。由于该Data_sample时钟和来自链路层数据的发射数据434共享相同的定时关系，所以如以下进一步描述的，时钟生成器/同步器432能够使用作为一个参考信号的数据采样时钟来将提供到数据片416B的时钟同步到发射数据434。
时钟生成器/同步器432用从Clk27_raw得到的四个四分之一速率相位过采样Data_sample时钟。在优选实施例中，四个过采样数据信号重新定时并接着与sample_clk信号一起作为sample_out<0:3>发送到状态机436，sample_out<0:3>是过采样时钟的一个相位。状态机使用sample_out信号和sample_clk信号来输出时钟控制信号(clk_ctl<0:1>)。将时钟控制信号发送到时钟生成器/同步器，以选择使用四分之一频率(Capture)和半速率(Clk27)时钟的哪个版本来控制发射机。状态机436通过获知Clk_ctl<0:1>、Capture、Clk27和sample_clk之间的关系的真实表并接着判定Capture和Clk27的哪个相位最适宜采样在其数据有效窗口的中间的Data_sample信号，来确定选择哪个版本。从而，过采样的时钟用于产生四分之一速率和半速率时钟的版本来发送FIFO串行化，FIFO串行化与允许来自链路层的发射数据被正确捕获的本地系统时钟同步。时钟生成器/同步器432将Clk27c、Capture和Clk27时钟信号分别输出到时钟片模块418和时钟分配模块420。Clk27时钟是由FIFO 450和驱动器438用来使发射数据434串行化的半速率(优选地2.7GHz)时钟。Clk27c是只由时钟片使用的Clk27信号的副本，并且Capture时钟是由FIFO用来使数据四位字节串行化的四分之一速率时钟。
时钟片模块418接收输入Clk27c并在通道上将它作为发射机时钟(TX时钟)进行发送。时钟片模块以Clk27c与用于数据片模块416B的驱动器的那些相同的定时特性相匹配为条件。这通过将Clk27c通过具有与上述数据片模块的输出驱动器438相同结构的电路来完成。特别的是，Clk27c施加到两个复用器440、442的选择输入。复用器440、442具有一个输入约束(tied)高(逻辑一)和另一个输入约束低(逻辑零)。这构成了高和低之间的复用器“往复式(ping-pong)”输出。复用器的输出以与以下对于数据片416B驱动器电路438描述的相同的方式施加到主(M)444和预加重(pre-emphasis)(P)446缓冲器。
时钟分配模块420将Capture时钟和Clk27从时钟生成器/同步器模块432输入并将这些时钟分配给数据片模块416B的9个副本中的每一个。时钟分配模块420使用与用在接收机时钟分配320(图3)中的相同类型的时钟分配电路。
数字数据片模块416A从CPU链路层114接收发射机数据434(图1)。数字数据片模块416A包括将发射机数据434重新定时的去扭曲锁存器448，所以发射机数据434全部到达位之间具有低扭曲的模拟数据片416B。
数据片模块416B的模拟部分包含一个FIFO450和一个驱动器438。FIFO450和驱动器438共同执行来自去扭曲锁存器448的发射数据D0-D3的4:1串行化。在FIFO450内，用2:1操纵复用器452、454将D0/D2和D1/D3位对捕获为二条目队列。D0/D2队列包括一个触发器456和一个翻转电路(flop)458。D1/D3队列包括一个触发器460和两个翻转电路462、464。与D0和D1时间相同的同步触发器466、468锁存D2和D3被锁存到队列中。D2和D3锁存到来自同步触发器466、468的下一个时钟上的队列中。操纵复用器452、454由Capture时钟(四分之一速率时钟)计时。当Capture时钟高时，D0和D1由Clk27(半速率时钟)锁存到它们各自的队列位置。当四分之一速率时钟低时，D2和D3由半速率时钟锁存到它们各自的队列位置。这些二条目队列现在代表运行在2.7Gbps的两个并行数据流。在驱动器438内的最后一组2:1操纵复用器470、472(每个驱动器一个)使用半速率时钟交替从每个FIFO队列中选择数据。来自第一操纵复用器470的数据施加到主驱动器(M)474，并且来自第二操纵复用器472的数据施加到预补偿(P)驱动器476。这些驱动器以5.4Gbps的波特率将发射机数据(Dx)呈现在通道(图2中的130)上的驱动器端口。主驱动器474在一个数据流的第一位提供一个过冲量以补偿符号间干扰，通过预补偿驱动器476在接下来的位提供一个去加重。所示实施例中的主驱动器474从七个2mA段构建，七个2mA段可依赖于所需的驱动电平由数字逻辑控制(未示出)选择。当然其他多个段能够用于衡量驱动器输出。
这里描述的实施例为现有技术提供了改进。该优选实施例将提供计算机产业以高速接口，高速接口整体增加计算机系统性能，包括与现有技术设计相比降低的抖动、最小化的延迟和更低的功率。
本领域技术人员将明白在本发明的范围内有可能进行多种变化。从而，尽管已经参照其优选实施例特别示出并描述了本发明，但是，本领域技术人员将理解到在不脱离本发明的精神和范围的情况下，这里可以作出形式和细节上的这些和其他变化。

Claims (17)

1.一种计算机系统，包括：
中央处理单元(CPU)，具有连接到一个通道的CPU前侧总线(FSB)；
图形处理单元(GPU)，具有连接到该通道的GPU FSB；以及
其中该CPU FSB包括一个物理层，其从连接到该通道的多个接收机内核接收并行数据输入，并且其中该接收机内核包括：
时钟片模块，具有一个模拟部分和一个数字部分，其中该模拟部分包括：滤波器，其产生未旋转的同相时钟(I)和正交时钟(Q)；相位旋转器，用于产生由抖动控制逻辑控制的旋转的I和Q时钟；和复用器，用于在该未旋转的I和Q时钟和该旋转的I和Q时钟之间选择以输出未旋转的或旋转的I和Q时钟；
多个数据片模块，其具有一个模拟部分和一个数字部分；以及
时钟分配模块，其将该选择的旋转的或未旋转的I和Q时钟从该复用器的输出分配到该数据片模块的每一个副本。
2.权利要求1的计算机系统，其中该接收机的多个数据片模块包括：
该模拟部分中的一组输入锁存器，其从该通道接收缓冲的数据；
相位旋转器，其从该复用器接收该选择的旋转的或未旋转的I和Q时钟并将它们旋转以向该输入锁存器提供I、IB、Q和QB时钟；
数据去串行器和边界去串行器，其从该输入锁存器输入串行数据流并输出并行数据；以及
弹性缓冲器，其从该去串行器接受该并行数据并将它们提供到该CPU FSB的链路层。
3.权利要求1的计算机系统，其中该物理层还包括通过该通道发送数据的多个发射机内核，并且其中该发射机内核包括：
多个数据片模块，其具有一个数字部分和一个模拟部分；
时钟片模块，其输出一个补偿的发射机时钟到该通道；
时钟生成模块，其具有一个模拟部分和一个数字部分；以及
时钟分配模块，其从该时钟生成模块分配时钟到该数据片模块的每个副本。
4.权利要求3的计算机系统，其中在该发射机内核中的多个数据片模块包括：
在该数字部分中的去扭曲锁存器，其接收数字数据并锁存它以降低位扭曲；
FIFO，其将来自该去扭曲锁存器的数字数据串行化；以及
驱动器，其将串行化的该数字数据的版本输出到该通道。
5.权利要求4的计算机系统，其中该FIFO还包括：
多个操纵复用器，其将数据输入位从该去扭曲锁存器操纵为多个二条目队列，和该驱动器中的第二多个操纵复用器，其与该FIF0组合执行该数据输入位的串行化并将串行化的数据通过预先补偿的驱动器发送到该通道。
6.权利要求3的计算机系统，其中该时钟生成模块还包括：
状态机，其在该时钟生成模块的数字部分中，提供数据采样和时钟控制信号以同步提供到该数据片模块的时钟；以及
其中该时钟生成模块提供一个采样时钟和多个采样输出位到该状态机，并且其中该采样输出位是该数据采样时钟的过采样位。
7.一种计算机系统，包括：
中央处理单元(CPU)，具有连接到一个通道的CPU前侧总线(FSB)；
图形处理单元(GPU)，具有连接到该通道的GPU FSB；以及
其中该CPU FSB包括在多个发射机内核上发射数据到该通道的一个物理层，并且其中该发射机内核包括：
多个数据片模块，其具有一个模拟部分和一个数字部分；
时钟片模块，其输出一个补偿的发射机时钟到该通道；
时钟生成模块，其具有一个模拟部分和一个数字部分；以及
时钟分配模块，其将来自该时钟生成模块的时钟分配到该数据片模块的每个副本。
8.权利要求7的计算机系统，其中在该发射机内核中的多个数据片模块包括：
在该数字部分中的去扭曲锁存器，其接收数字数据并锁存它以降低位扭曲；
FIFO，其将来自该去扭曲锁存器的数字数据串行化；以及
驱动器，其将串行化的该数字数据的版本输出到该通道。
9.权利要求8的计算机系统，其中该FIFO还包括：
多个操纵复用器，其将数据输入位从该去扭曲锁存器操纵为多个二条目队列，和该驱动器中的第二多个操纵复用器，其与该FIFO组合执行该数据输入位的串行化并将串行化的数据通过该驱动器发送到该通道，并且其中该驱动器是一个预先补偿的驱动器。
10.权利要求7的计算机系统，其中该时钟生成模块还包括：
状态机，其在该时钟生成模块的数字部分中，提供数据采样和时钟控制信号以同步提供到该数据片模块的时钟；以及
其中该时钟生成模块提供一个采样时钟和多个采样输出位到该状态机，并且其中该采样输出位是该数据采样时钟的过采样位。
11.权利要求7的计算机系统，其中该物理层还包括多个接收机内核，其从该通道接收数据，并且其中该接收机内核包括：
时钟片模块，具有一个模拟部分和一个数字部分，其中该模拟部分包括：滤波器，其产生未旋转的同相时钟(I)和正交时钟(Q)；相位旋转器，用于产生由抖动控制逻辑控制的旋转的I和Q时钟；和复用器，用于在该未旋转的I和Q时钟和该旋转的I和Q时钟之间选择以输出未旋转的或旋转的I和Q时钟；
多个数据片模块，其具有一个模拟部分和一个数字部分；以及
时钟分配模块，其将该选择的旋转的或未旋转的I和Q时钟从该复用器的输出分配到该数据片模块的每一个副本。
12.权利要求11的计算机系统，其中该接收机的多个数据片模块包括：
该模拟部分中的一组输入锁存器，其从该通道接收缓冲的数据；
相位旋转器，其从该复用器接收该I和Q时钟并将它们旋转以向该输入锁存器提供I、IB、Q和QB时钟；
数据去串行器和边界去串行器，其从该输入锁存器输入串行数据流并输出并行数据；以及
弹性缓冲器，其从该去串行器接受该并行数据并将它们提供到该CPU FSB的链路层。
13.一种计算机游戏系统，包括：
中央处理单元(CPU)，具有连接到一个通道的CPU前侧总线(FSB)；
图形处理单元(GPU)，具有连接到该通道的GPU FSB；以及
其中该CPU FSB包括一个物理层，其从连接到该通道的多个接收机内核接收并行数据输入，并且在多个发射机内核上将数据发射到该通道，
其中该接收机内核包括：
时钟片模块，具有一个模拟部分和一个数字部分，其中该模拟部分包括：滤波器，其产生未旋转的同相时钟(I)和正交时钟(Q)；相位旋转器，用于产生由抖动控制逻辑控制的旋转的I和Q时钟；和复用器，用于在该未旋转的I和Q时钟和该旋转的I和Q时钟之间选择以输出未旋转的或旋转的I和Q时钟；
多个数据片模块，其具有一个模拟部分和一个数字部分；以及
时钟分配模块，其将该选择的旋转的或未旋转的I和Q时钟从该复用器的输出分配到该数据片模块的每一个副本；
其中该发射机内核包括：
多个数据片模块，其具有一个数字部分和一个模拟部分；
时钟片模块，其输出一个补偿的发射机时钟到该通道；
时钟生成模块，其具有一个模拟部分和一个数字部分；以及
时钟分配模块，其将来自该时钟生成模块的时钟分配到该数据片模块的每个副本。
14.权利要求13的计算机游戏系统，其中该接收机的多个数据片模块包括：
该模拟部分中的一组输入锁存器，其从该通道接收缓冲的数据；
相位旋转器，其从该4:2复用器的输出接收该I和Q时钟并将它们旋转以向该输入锁存器提供I、IB、Q和QB时钟；
数据去串行器和边界去串行器，其从该输入锁存器输入串行数据流并输出并行数据；以及
弹性缓冲器，其从该去串行器接受该并行数据并将它们提供到该CPU FSB的链路层。
15.权利要求13的计算机游戏系统，其中该发射机内核中的多个数据片模块包括：
在该数字部分中的去扭曲锁存器，其接收数字数据并锁存它以降低位扭曲；
FIFO，其将来自该去扭曲锁存器的数字数据串行化；以及
驱动器，其将串行化的该数字数据的版本输出到该通道。
16.权利要求15的计算机游戏系统，其中该FIFO还包括：
多个操纵复用器，其将数据输入位从该去扭曲锁存器操纵为多个二条目队列，和该驱动器中的第二多个操纵复用器，其与该FIFO组合执行该数据输入位的串行化并将串行化的数据通过预先补偿的驱动器发送到该通道。
17.权利要求13的计算机游戏系统，其中该发射机的时钟生成模块还包括：
状态机，其在该时钟生成模块的数字部分中，提供数据采样和时钟控制信号以同步提供到该数据片模块的时钟；以及
其中该时钟生成模块提供一个采样时钟和多个采样输出位到该状态机，并且其中该采样输出位是该数据采样时钟的过采样位。
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