CN101198050B - 一种视频数据处理方法和装置 - Google Patents
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Abstract
本发明所提供的视频数据处理方法和装置，由于将视频编码数据划分为三类视频分量，并且可以将属于同一视频编码数据的各视频分量分别发送给三个分量解码芯片，因此三个分量解码芯片对收到的视频分量可以进行同步解码处理，并能对完成解码的三路并行解码数据进行合并及并串转换后输出。这使得最终输出的图像质量能够达到DCI规范中的高清晰电视要求，相对目前可以有效提高数据处理能力，改善视频效果。
Description
技术领域
本发明涉及媒体技术，具体涉及一种视频数据处理方法和装置。
背景技术
目前，数字电影技术等媒体技术正在被广泛应用，但由于还处于发展阶段，因此其实际数据处理能力、视频效果等只能够达到高清晰电视的要求，而无法真正满足数字电影的要求。
发明内容
有鉴于此，本发明的主要目的在于提供一种视频数据处理方法和装置，以提高数据处理能力，改善视频效果。
为达到上述目的，本发明的技术方案是这样实现的：
一种视频数据处理方法，该方法包括：
将JPEG2000视频编码数据划分为亮度分量、色调分量和饱和度分量三类视频分量；将属于同一视频编码数据的所述三类视频分量分别发送给三个分量解码芯片；所述三个分量解码芯片对收到的各类视频分量进行同步解码处理，最后，对完成解码的三路并行解码数据进行合并及并串转换后输出。
发送所述视频分量的方法为：
将属于同一视频编码数据的各视频分量以同步线程方式分别发送给所述三个分量解码芯片。
发送之前进一步对所述视频分量进行排队，发送的所述视频分量是出队列的视频分量。
划分所述视频分量之前，进一步将所述视频编码数据从服务器硬盘中读取到内存中。
所述视频编码数据所划分出的视频分量完成所述解码处理之后，进一步以 中断处理的方式通知管理内存的上层应用下发下一个视频编码数据的视频分量；并且，计时，在超时后仍未产生中断处理的情况下上报错误结果。
所述合并方法为：将所述三路视频分量合并成符合目前协议中两路并行输入数据格式的两路并行视频分量。
进一步对输出的所述解码数据进行放映处理。
一种视频数据处理装置，该装置包括合路控制单元和并串转换单元，其特征在于，该装置还包括相连的驱动单元和包含三个分量解码芯片的视频分量解码单元；其中，
所述驱动单元，用于将JPEG2000视频编码数据划分为亮度分量、色调分量和饱和度分量三类视频分量，将属于同一视频编码数据的各视频分量分别发送给视频分量解码单元；
所述视频分量解码单元，用于控制其所包含的三个分量解码芯片分别对收到的各类视频分量进行同步解码处理，并将完成处理的三路并行解码数据发送给所述合路控制单元；
所述合路控制单元，用于对收到的三路并行解码数据进行合并处理，并将完成合并处理的解码数据发送给所述并串转换单元；
所述并串转换单元，用于对收到的解码数据进行并串转换处理。
所述驱动单元中设置有针对所述各个解码芯片的请求队列和线程；所述请求队列和线程，用于将属于同一视频编码数据的各视频分量以同步线程方式分别发送给所述三个分量解码芯片。
所述驱动单元进一步与应用单元相连，该应用单元用于将所述视频编码数据从服务器硬盘中读取到设置有所述驱动单元的内存中。
所述驱动单元与所述视频分量解码单元之间的相连是通过PCI接口实现的。所述PCI接口包括相连的PCI总线和PCI接口电路模块；其中，
所述PCI总线，用于完成视频数据从包含服务器硬盘在内的外部设备到所述视频数据处理装置的传送；
所述PCI接口电路模块，用于完成与所述PCI总线之间的通信，还作为所 述视频数据处理装置内部总线的接口。
所述合路控制单元包括相连的接口及芯片控制单元、合路及并串控制单元；其中，
所述接口及芯片控制单元，用于实现针对所述PCI接口的管理功能以及对所述视频分量解码单元的控制；
所述合路及并串控制单元，用于将所述三路视频分量合路成两路并行视频分量并发送给所述并串转换单元，并对该并串转换单元进行管理。
所述并串转换单元包括相连的第一并串转换器和第二并串转换器；各并串转换器用于分别对来自所述合路控制单元的不同一路视频分量进行并串转换操作。
所述并串转换单元进一步与放映机相连；所述放映机，用于对所述并串转换单元完成并串转换的视频分量进行放映处理。
可见，本发明所提供的视频数据处理方法和装置，由于将视频编码数据划分为三类视频分量，并且可以将属于同一视频编码数据的各视频分量分别发送给三个分量解码芯片，因此三个分量解码芯片对收到的视频分量可以进行同步解码处理，并能对完成解码的三路并行解码数据进行合并及并串转换后输出。这使得最终输出的图像质量能够达到DCI规范中的高清晰电视要求，相对目前可以有效提高数据处理能力，改善视频效果。
附图说明
图1为本发明一实施例的视频数据处理装置图；
图2为本发明一实施例的视频数据处理流程图；
图3为本发明的视频数据处理流程简图。
具体实施方式
下面结合附图对本发明技术详细描述。
参见图1，图1为本发明一实施例的视频数据处理装置图。图1中，应用 单元、操作系统I/O管理器、驱动单元、PCI接口、视频分量解码单元、合路控制单元、并串转换单元依次相连。其中，应用单元中设置有上层应用程序；视频分量解码单元中设置有三个分量解码芯片；合路控制单元包括相连的接口及芯片控制单元、合路及并串控制单元；并串转换单元包括相连的第一并串转换器、第二并串转换器；主控单元分别与应用单元、操作系统I/O管理器、驱动单元、视频分量解码单元相连，用于对各器件进行包括操作控制在内的管理。主控单元可以直接或者通过中断处理单元与视频分量解码单元相连。
具体应用时，应用单元可以从服务器硬盘中获取视频编码数据，并将获取到的视频编码数据携带于DMA请求中发送给操作系统I/O管理器，操作系统I/O管理器则将收到的DMA请求中所包含的视频编码数据携带于IRP请求中发送到内存中。具体而言，可以通过PCI接口的DMA通道将视频编码数据实时地传输到内存中。
位于内存的驱动单元(该驱动单元是由操作系统I/O管理器加载到内存中的驱动程序形成的)中的设备控制单元收到IRP请求中的视频编码数据后，将收到的视频编码数据划分为三类视频分量(如：将电视领域中的亮度分量和彩色分量重新划分为亮度分量、色调分量、饱和度分量)，并根据IRP请求中的分量解码芯片ID和FIFO ID将划分好的三类视频分量分别在相应的DMA请求队列中排队。
之后，为要出队列的视频分量申请用于将视频分量发送给解码芯片的DMA通道，并将出队列并且属于同一视频编码数据的各视频分量以同步线程方式分别发送给三个分量解码芯片，由三个分量解码芯片对收到的视频分量进行同步解码处理。其中，一个分量解码芯片可以作为主单元，另外两个分量解码芯片作为从单元，跟随主单元保持同步工作。
具体而言，为了实现驱动单元与分量解码芯片之间数据的高速、同步传输，可以以带有同步机制的多队列的多DMA线程方式，来进行数据传输。如：每个分量解码芯片包含数个FIFO；则针对每个分量解码芯片的每个FIFO，各使用一个DMA请求队列和一个DMA线程来实现快速数据传输。驱动单元可以 支持单CPU或多CPU系统。
为了保证传送视频编码数据的持续性和平稳性，可以使用两个数据传输线程共享一组内存，如：一个线程用于从服务器硬盘向内存传输视频编码数据，另一个线程用于从内存向分量解码芯片传输视频分量。
在实际应用时，还可以设置与视频分量解码单元相连的中断处理单元，每个分量解码芯片在收到视频分量后都会通知中断处理单元。当获知三个分量解码芯片收到了属于同一视频编码数据的所有视频分量时，中断处理单元以发送中断信号等方式通过主控单元、操作系统I/O管理器通知应用单元，应用单元在收到通知后组织下发下一个视频编码数据的视频分量。
当然，还可以在驱动单元中设置与设备控制单元相连的定时器，并由设备控制单元在下发视频分量时启动该定时器。当定时器超时时，定时器以发送电平信号等方式通过主控单元、操作系统I/O管理器通知应用单元下发视频分量失败，应用单元在收到通知后进行视频分量重发等操作。
另外，所述PCI接口通常是由相连的PCI总线和PCI接口电路模块组成的。其中，PCI总线是服务器与视频数据处理装置之间的数据传输接口总线，主要用于完成视频数据从服务器硬盘到视频数据处理装置的传送。PCI接口电路模块既要完成与PCI总线之间的通信，还要作为视频数据处理装置内部总线的接口，为视频数据处理装置提供视频数据输入以及其它信息传输。从指标上来说，视频数据输入速率至少要达到250Mb/s，因此可以将PCI 9656BA芯片作为PCI接口电路模块的核心芯片。
可见，合路控制单元与PCI接口电路模块之间存在功能、资源交叠，这种交叠优化了电路设计、节省了电路资源。
当对收到的视频分量完成同步解码处理后，三个分量解码芯片分别将完成解码处理的视频分量发送给合路控制单元(合路控制单元主要进行视频数据处理装置中各器件之间的协调以及数据控制)。其中，合路控制单元中的接口及芯片控制单元既要实现针对PCI接口电路模块的管理功能，也要对分量解码芯片加以控制；合路控制单元中的合路及并串控制单元既要将来自分量解码芯片的 三路视频分量合路成两路并行视频分量(使得向并串转换单元发送的视频分量符合目前协议的两路并行输入数据格式)，也要将合路后的两路并行视频分量发送给并串转换单元并对该并串转换单元进行管理。
并串转换单元中的第一并串转换器和第二并串转换器分别对来自合路控制单元的不同一路视频分量进行并串转换操作，并分别将完成并串转换的视频分量发送给相连的放映机，由该放映机对收到的视频分量进行后续的放映处理。
需要说明的是，ADV202芯片可以作为分量解码芯片，ADV202芯片的性能主要为：
1)完全实现了对图像的JPEG2000编码和解码；
2)支持16bit定点精度的6层9/7和5/3小波正反变换；
3)对不可逆压缩最大输入率为65MS/s；
4)多片ADV202芯片联合使用可实现对高分辨率图像的实时编解码；
5)通过灵活的主控接口可以与多种16bit和32bit微控制器无缝连接。
再有，可以将所述PCI接口替换为其它协议类型的通信接口，只要该通信接口能够支持高速、同步数据传输即可。并且，还需要预先进行一些初始参数设置，如：确定工作方式为解压缩方式、对ADV202芯片进行BOOT操作、选择要进行视频数据处理的文件、进行寄存器参数设置、显示数据传输的参数(内存缓存、数据传输量、图像播放帧信息)等。
还有，合路控制单元中的两个操作单元均可以以CycloneII芯片等FPGA芯片实现。
另外，DCI规范应用SMPTE 372标准，SMPTE 372标准可由两路的SMPTE292标准实现，而SMPTE 292标准则可通过HD-SDI接口电路模块实现；因此，所述第一、第二并串转换器均可以由HD-SDI接口电路模块(如：包含有HD-SDI接口电路模块的GS1532芯片)实现。所述GS1532芯片是一种高速并串转换芯片，通过与外界的压控振荡器联用，可以将20bit的并行数据以最高为1.485Gb/s的速度进行并串转换。
综上所述，在应用图1所示器件进行视频数据处理时，各DMA线程的传 输速度完全能够满足DCI要求的最大传输速率(250M bits/s)，并能保证传输给各分量解码芯片的同步性，输出帧率稳定在24帧/秒，因此经过合路控制单元、并串转换单元处理后最终输出的图像质量达到DCI规范中的高清晰电视要求，相对目前可以有效提高数据处理能力，改善视频效果。
如果将针对图1的描述以流程表述，则如图2所示。参见图2，图2为本发明一实施例的视频数据处理流程图，该流程包括以下步骤：
步骤201：将服务器硬盘中的视频编码数据读入内存。
步骤202：将内存中的视频编码数据划分为三类视频分量，并将每类视频分量分别排队。
步骤203：将出队列并且属于同一视频编码数据的各视频分量以同步线程方式分别发送给三个分量解码芯片。
步骤204：判断三个分量解码芯片是否收到了属于同一视频编码数据的所有视频分量，如果是，进入步骤205；否则，直接进入步骤208。
步骤205：三个分量解码芯片对收到的视频分量进行同步解码处理。之后，一方面，在尚未结束整个解码操作时以产生中断的方式返回步骤203；另一方面，进入步骤206。
步骤206：将完成解码的三路并行解码数据合并为两路。
步骤207：对合并为两路的解码数据进行并串转换，之后输出给放映机放映，并结束本流程。
步骤208：判断向分量解码芯片下发视频分量时所启动的定时器是否超时，如果是，进入步骤209；否则，返回步骤204。
步骤209：上报错误结果。
由图1、图2可知，本发明视频数据处理过程中的关键流程如图3所示。参见图3，图3为本发明的视频数据处理流程简图，该流程包括以下步骤：
步骤301：将视频编码数据划分为三类视频分量。
步骤302：将属于同一视频编码数据的各视频分量分别发送给三个分量解码芯片。
步骤303：三个分量解码芯片对收到的视频分量进行同步解码处理，对完成解码的三路并行解码数据进行合并及并串转换后输出。
由以上所述可见，本发明所提供的视频数据处理方法和装置，由于将视频编码数据划分为三类视频分量，并且可以将属于同一视频编码数据的各视频分量分别发送给三个分量解码芯片，因此三个分量解码芯片对收到的视频分量可以进行同步解码处理，并能对完成解码的三路并行解码数据进行合并及并串转换后输出。这使得最终输出的图像质量能够达到DCI规范中的高清晰电视要求，相对目前可以有效提高数据处理能力，改善视频效果。
Claims (15)
1.一种视频数据处理方法，其特征在于，该方法包括：将JPEG2000视频编码数据划分为亮度分量、色调分量和饱和度分量三类视频分量；将属于同一视频编码数据的所述三类视频分量分别发送给三个分量解码芯片；所述三个分量解码芯片对收到的各类视频分量进行同步解码处理，最后，对完成解码的三路并行解码数据进行合并及并串转换后输出；其中，所述发送所述视频分量的方法为：将属于同一视频编码数据的各视频分量以同步线程方式分别发送给所述三个分量解码芯片；发送之前进一步对所述视频分量进行排队，发送的所述视频分量是出队列的视频分量；所述对完成解码的三路并行解码数据进行合并的过程为：将所述三路视频分量合并成符合目前协议中两路并行输入数据格式的两路并行视频分量。
2.根据权利要求1所述的方法，其特征在于，划分所述视频分量之前，进一步将所述视频编码数据从服务器硬盘中读取到内存中。
3.根据权利要求2所述的方法，其特征在于，所述视频编码数据所划分出的视频分量完成所述解码处理之后，进一步以中断处理的方式通知管理内存的上层应用下发下一个视频编码数据的视频分量；并且，计时，在超时后仍未产生中断处理的情况下上报错误结果。
4.根据权利要求1所述的方法，其特征在于，进一步对输出的所述解码数据进行放映处理。
5.一种视频数据处理装置，其特征在于，该装置包括合路控制单元和并串转换单元，还包括相连的驱动单元和包含三个分量解码芯片的视频分量解码单元；其中，
所述驱动单元，用于将JPEG2000视频编码数据划分为亮度分量、色调分量和饱和度分量三类视频分量，将属于同一视频编码数据的各视频分量分别发送给视频分量解码单元；所述驱动单元中设置有针对所述各个解码芯片的请求队列和线程；所述请求队列和线程，用于将属于同一视频编码数据的各视频分 量以同步线程方式分别发送给所述三个分量解码芯片；所述驱动单元进一步与应用单元相连，该应用单元用于将所述视频编码数据从服务器硬盘中读取到设置有所述驱动单元的内存中；
所述视频分量解码单元，用于控制其所包含的三个分量解码芯片分别对收到的各类视频分量进行同步解码处理，并将完成处理的三路并行解码数据发送给所述合路控制单元；所述驱动单元与所述视频分量解码单元之间的相连是通过PCI接口实现的；所述PCI接口包括相连的PCI总线和PCI接口电路模块；其中，所述PCI总线，用于完成视频数据从包含服务器硬盘在内的外部设备到所述视频数据处理装置的传送；所述PCI接口电路模块，用于完成与所述PCI总线之间的通信，还作为所述视频数据处理装置内部总线的接口；
所述合路控制单元，用于对收到的三路并行解码数据进行合并处理，并将完成合并处理的解码数据发送给所述并串转换单元；所述合路控制单元包括相连的接口及芯片控制单元、合路及并串控制单元；其中，所述接口及芯片控制单元，用于实现针对所述PCI接口的管理功能以及对所述视频分量解码单元的控制；所述合路及并串控制单元，用于将所述三路视频分量合路成两路并行视频分量并发送给所述并串转换单元，并对该并串转换单元进行管理；
所述并串转换单元，用于对收到的解码数据进行并串转换处理。
6.根据权利要求5所述的装置，其特征在于，所述并串转换单元包括相连的第一并串转换器和第二并串转换器；各并串转换器用于分别对来自所述合路控制单元的不同一路视频分量进行并串转换操作。
7.根据权利要求6所述的装置，其特征在于，所述并串转换单元进一步与放映机相连；所述放映机，用于对所述并串转换单元完成并串转换的视频分量进行放映处理。
8.一种视频数据处理装置，该装置包括合路控制单元和并串转换单元，其特征在于，该装置还包括相连的驱动单元和包含三个分量解码芯片的视频分量解码单元；其中，
所述驱动单元，用于将JPEG2000视频编码数据划分为亮度分量、色调分 量和饱和度分量三类视频分量，将属于同一视频编码数据的各视频分量分别发送给视频分量解码单元；
所述视频分量解码单元，用于控制其所包含的三个分量解码芯片分别对收到的各类视频分量进行同步解码处理，并将完成处理的三路并行解码数据发送给所述合路控制单元；
所述合路控制单元，用于对收到的三路并行解码数据进行合并处理，并将完成合并处理的解码数据发送给所述并串转换单元；
所述并串转换单元，用于对收到的解码数据进行并串转换处理。
9.根据权利要求8所述的装置，其特征在于，所述驱动单元中设置有针对所述各个解码芯片的请求队列和线程；所述请求队列和线程，用于将属于同一视频编码数据的各视频分量以同步线程方式分别发送给所述三个分量解码芯片。
10.根据权利要求8或9所述的装置，其特征在于，所述驱动单元进一步与应用单元相连，该应用单元用于将所述视频编码数据从服务器硬盘中读取到设置有所述驱动单元的内存中。
11.根据权利要求8或9所述的装置，其特征在于，所述驱动单元与所述视频分量解码单元之间的相连是通过PCI接口实现的。
12.根据权利要求11所述的装置，其特征在于，所述PCI接口包括相连的PCI总线和PCI接口电路模块；其中，
所述PCI总线，用于完成视频数据从包含服务器硬盘在内的外部设备到所述视频数据处理装置的传送；
所述PCI接口电路模块，用于完成与所述PCI总线之间的通信，还作为所述视频数据处理装置内部总线的接口。
13.根据权利要求8或9所述的装置，其特征在于，所述合路控制单元包括相连的接口及芯片控制单元、合路及并串控制单元；其中，
所述接口及芯片控制单元，用于实现针对所述PCI接口的管理功能以及对所述视频分量解码单元的控制；
所述合路及并串控制单元，用于将所述三路视频分量合路成两路并行视频分量并发送给所述并串转换单元，并对该并串转换单元进行管理。
14.根据权利要求13所述的装置，其特征在于，所述并串转换单元包括相连的第一并串转换器和第二并串转换器；各并串转换器用于分别对来自所述合路控制单元的不同一路视频分量进行并串转换操作。
15.根据权利要求14所述的装置，其特征在于，所述并串转换单元进一步与放映机相连；所述放映机，用于对所述并串转换单元完成并串转换的视频分量进行放映处理。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: DADI ORISTAR TECHNOLOGY DEVELOPMENT (BEIJING) CO., Free format text: FORMER OWNER: BEIJING CE OPEN SOURCE INFORMATION TECHNOLOGY CO., LTD. Effective date: 20110720 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 100176 BUILDING 2, AREA A, NO. 1, DISHENG NORTH STREET, BEIJING ECONOMIC AND TECHNOLOGICAL DEVELOPMENT ZONE, BEIJING TO: 100176 ROOM 404, BUILDING 2, AREA A, NO. 1, DISHENG NORTH STREET, BEIJING ECONOMIC AND TECHNOLOGICAL DEVELOPMENT ZONE, BEIJING |
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| TA01 | Transfer of patent application right |
Effective date of registration: 20110720 Address after: 404, room 2, building 1, A District, 100176 North Sheng Bei street, Beijing economic and Technological Development Zone, Beijing, China Applicant after: Oristar Technology Development (Beijing)Co., Ltd. Address before: 100176, No. 2, building A, 1 North st, Sheng Bei street, Beijing economic and Technological Development Zone, Beijing Applicant before: Beijing CE Open Source Software Co., Ltd. |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee | ||
| CP02 | Change in the address of a patent holder |
Address after: 100176, seat B, 1 West Sheng Road, Beijing economic and Technological Development Zone Patentee after: Oristar Technology Development (Beijing)Co., Ltd. Address before: 404, room 2, building 1, A District, 100176 North Sheng Bei street, Beijing economic and Technological Development Zone, Beijing, China Patentee before: Oristar Technology Development (Beijing)Co., Ltd. |
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| C56 | Change in the name or address of the patentee |
Owner name: DIGITAL DATA ORISTAR TECHNOLOGY DEVELOPMENT (BEIJI Free format text: FORMER NAME: DADI ORISTAR TECHNOLOGY DEVELOPMENT (BEIJING) CO., LTD. |
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| CP03 | Change of name, title or address |
Address after: 100176, 1 floor, B District, No. 1 West Sheng Road, Beijing economic and Technological Development Zone, Beijing,, China, room 1 Patentee after: Digital Star Technology Development (Beijing) Co., Ltd. Address before: 100176, No. 1, West Sheng Road, Beijing economic and Technological Development Zone, Beijing, B Patentee before: Oristar Technology Development (Beijing)Co., Ltd. |