CN101192834A - 纠错装置和纠错方法 - Google Patents

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Abstract

在接收了作为接收到的比特序列的、已经被以将纠错码连接到LDPC码的外侧的形式进行了用于纠错的编码的信息比特序列之后，对所接收的比特序列进行LDPC解码，然后对其进行对应于纠错码的纠错。当不能进行对应于所述纠错码的纠错时，检测来自所述受到LDPC解码的接收的比特序列的具有低可靠性的比特，反转所述比特，并且然后对具有所述反转的比特的所述接收的比特序列进行对应于所述纠错码的纠错。

Description

纠错装置和纠错方法
技术领域
本发明涉及在对受到用于纠错的编码的信息比特序列进行纠错的纠错装置和纠错方法中的改进。
背景技术
众所周知，当在诸如硬盘或光盘的信息记录介质中记录或从其再生信息比特序列时，在记录的情况下，在用于纠错的编码之后记录所述信息比特序列，而在再生的情况下，基于纠错码对从所述信息记录介质中读取的所述信息比特序列进行纠错，从而恢复原始的信息比特序列。
同时，目前正在积极研究低密度奇偶校验(LDPC)码，并且，作为用于将被记录的信息比特序列的下一代纠错编码，其吸引了注意。所述LDPC码可以导致比turbo码更少的错误平底，但是，例如，当将其引入需要高可靠性的硬盘驱动器(HDD)中时，仍然需要测量所述错误平底。
在减小或补偿所述错误平底时，将诸如Reed-Solomon(RS)码或BCH码的纠错码连接到所述LDPC码的外部被认为是有效的。然而，在该方法中，各个码的编码速率要比独立使用所述LDPC码和所述纠错码时更高，以维持格式效率的定值，从而不能充分发挥所述LDPC码和所述纠错码的纠错能力。
日本专利申请公开公报2006-109019已经公开了当输出软数据的值等于或超出阈值时，为来自Viterbi解码器的输出软数据保存位置信息，并反转与保存了所述输出软数据的解码块的位置信息对应的比特，然后当循环冗余校验(CRC)认为所述输出软数据的硬判决结果为错误时，再次进行CRC判决。
发明内容
考虑前述情况作出本发明，其致力于提供一种纠错装置和纠错方法，当对具有LDPC码外侧的纠错码的信息比特序列进行纠错时，通过结合所述LDPC码和所述纠错码的特征，提高纠错率。
根据本发明一个方面，提供了一种纠错装置，其包括：第一处理部分，其被配置为在接收了作为接收到的比特序列的、已经被以将纠错码连接到低密度奇偶校验(LDPC)码的外侧的形式进行了用于纠错的编码的信息比特序列之后，对所述接收的比特序列进行LDPC解码，然后对受到所述LDPC解码的所述接收的比特序列进行对应于所述纠错码的纠错；以及第二处理部分，其被配置为，当不能进行所述第一处理部分的对应于所述纠错码的纠错时，在检测到来自所述受到LDPC解码的接收的比特序列的比特之后，反转具有低可靠性的比特，并且对所接收的具有所述反转的比特的比特序列进行对应于所述纠错码的纠错。
根据本发明另一方面，提供了一种纠错方法，其包括：第一处理，在接收了作为接收到的比特序列的、已经被以将纠错码连接到LDPC码的外侧的形式进行了用于纠错的编码的信息比特序列之后，对所述接收的比特序列进行LDPC解码，然后对受到所述LDPC解码的所述接收的比特序列进行对应于所述纠错码的纠错；以及第二处理，当不能由所述第一处理进行对应于所述纠错码的纠错时，在检测到来自所述受到LDPC解码的接收的比特序列的比特之后，反转具有低可靠性的比特，并且对所述接收的具有所述反转的比特的比特序列进行对应于所述纠错码的纠错。
附图说明
图1是结构框图，其示出了本发明的一个实施例，用于解释HDD的概况；
图2是结构框图，其解释了所述实施例中的在HDD中集成的解码单元的一个例子；
图3是流程图，其解释了所述实施例中的解码单元的整体处理操作的一个例子；
图4是流程图，其解释了所述实施例中的解码单元的主要部分的处理操作的一个例子；
图5是流程图，其解释了所述实施例中的解码单元的主要部分的处理操作的另一个例子。
具体实施方式
此后将参考附图详细描述本发明的一个实施例。图1示意性示出了HDD 11的概况，其中，HDD 11是本实施例中描述的信息记录/再生装置。即，此HDD 11包括主机接口(I/F)13，用于向外部主机装置12发送信息/从外部主机装置12接收信息。
此处，例如，主机装置12是个人计算机(PC)。例如，当执行预定应用程序软件时，此主机装置12使用HDD 11来写入和读取信息，并且也能够使用HDD 11作为保存最终获得的信息的目的地。
在这种情况下，主机装置12产生用于请求HDD 11写入或读取所述信息的命令。经由主机I/F 13将此命令提供给主控制器14。此主控制器14具有中央处理单元(CPU)，并且对由HDD 11进行的各种操作具有总体控制。
例如，当从主机装置12提供写入请求命令时，经由主机I/F 13向主控制器14提供此写入请求命令，并在其中进行分析。因而，主控制器14驱动调制单元15和编码单元16，并经由盘I/F 17控制硬盘18，以使硬盘18进入写入状态。
此外，经由主机I/F 13向调制单元15提供将要写入的信息比特序列。此调制单元15对输入的信息比特序列以对应于来自HDD 11中的记录/再生系统的请求的形式进行诸如行程调制的调制(例如，为防止零超出给定长度的调制)。
向编码单元16提供由所述调制单元15调制的信息比特序列。此编码单元16以将诸如RS码或BCH码的纠错码连接到LDPC码的外侧的形式对所述输入的信息比特序列进行纠错编码。
然后，经由盘I/F 17将由编码单元16进行纠错编码的信息比特序列写入所述硬盘18，由此执行了基于来自主机装置12的写入请求将所述信息比特序列写入硬盘18的处理。
此外，当从主机装置12提供读取请求命令时，经由主机I/F 13向主控制器14提供读取请求命令，并在其中进行分析。因而，主控制器14驱动解码单元19和解调单元20，并经由盘I/F 17控制硬盘18，使硬盘18进入读取状态。
然后，经由盘I/F 17向解码单元19提供已从硬盘18读取的、并受到了用于纠错的编码的信息比特序列。此解码单元19对输入的已接收比特序列进行与所述LDPC码和纠错码对应的纠错，稍后详细描述所述解码单元19。
向解调单元20提供由解码单元19进行纠错的已接收比特序列。此解调单元20对输入的已接收比特序列所受到的诸如行程调制的调制进行解调，并恢复原始的信息比特序列。
然后，经由主机I/F 13向主机装置12输出由所述解调单元20解调的已接收比特序列，由此执行了基于来自主机装置12的读取请求的从硬盘18读取所述信息比特序列的处理。
图2示出了解码单元19的一个例子。即，解码单元19包括控制器21，其能够向主控制器14发送数据/从主控制器14接收数据，并且，在主控制器14控制下，其能够对由解码单元19进行的各种操作进行总体控制。
解码单元19进一步包括Viterbi解码单元22。Viterbi解码单元22基于SOVA或max-log-map算法对输入的已接收比特序列进行软判决Viterbi解码，并输出指示例如各比特的“0”似然或“1”似然的概率值。
此外，解码单元19包括LDPC解码单元23。LDPC解码单元23以LDPC码的码字为单位对输入的已接收比特序列进行LDPC解码。LDPC解码单元23接收从Viterbi解码单元22输出的概率值，计算各个比特的似然，并向纠错单元24输出其硬判决结果。
纠错单元24基于诸如RS码或BCH码的纠错码对所述硬判决的已接收比特序列进行纠错。当作为纠错的结果能够作出校正时，向解调单元20按原样提供经过校正后的已接收比特序列，作为解码单元19的输出。
当纠错单元24不能实现纠错时，即，当出现的错误个数超过纠错单元24的纠错能力时，进行以下处理。即，解码单元19包括错误比特位置估计单元25。
错误比特位置估计单元25从LDPC解码单元23输出的比特序列提取具有低可靠性的比特的候选，或者基于在由LDPC解码单元23进行的解码处理中获得的奇偶错误信息和似然值以可靠性的升序放置所述比特，并向比特反转单元26输出结果。
比特反转单元26基于低可靠性的比特的候选以及从错误比特位置估计单元25输出的次序反转从LDPC解码单元23输出的比特，并向纠错单元27输出所述结果。纠错单元27基于诸如RS码或BCH码的纠错码对输入的已接收比特序列进行纠错。当作为纠错的结果能够作出校正时，向解调单元20提供经过校正后的已接收比特序列，作为解码单元19的输出。
当纠错单元27不能实现纠错时，重复如下处理：比特反转单元26基于下一个候选以及由错误比特位置估计单元25指定的次序反转从LDPC解码单元23输出的比特，并向纠错单元27输出所述结果，从而校正错误。
在此，解释由错误比特位置估计单元25进行的估计错误比特位置的方法。即，当在由LDPC解码单元23进行的解码处理中，在LDPC码的检查矩阵中的任何一行不满足奇偶等式时，此行中必然存在被错误地硬判决的比特。例如，如果这个比特的似然低于其它比特的似然，则可以找到它的位置。
即，在被错误判决的比特具有低似然的条件下，基于在由LDPC解码单元23进行的解码处理中获得的奇偶错误信息或似然值识别错误比特位置，然后反转所述比特，从而校正错误，并且在纠错单元27中的纠错是可能的。这可以提高纠错率，同时保持对错误平底的抵抗性。
例如，当从LDPC解码单元23输出的比特序列包含的错误个数比纠错单元27中能校正的错误个数还多一个的时候，提取错误比特位置的候选，并反转所提取的比特位置的比特，从而如果校正了这一个比特的错误，错误个数则在纠错单元27的纠错能力范围之内，并且可以基于所述纠错码很好地使用所述纠错能力。
并且，在上述检查矩阵中，根据由错误比特位置估计单元25指定的次序反转具有奇偶错误的行中的比特，直到能够在纠错单元27中进行纠错，从而可以提高纠错率。
图3示出的流程图总结了解码单元19中的纠错操作。即，当开始所述处理时(步骤S1)，解码单元19对由Viterbi解码单元22输入的已接收比特序列进行软判决Viterbi解码(在步骤S2)。
然后，在步骤S3，解码单元19使LDPC解码单元23对Viterbi解码单元22的输出进行LDPC解码，并在步骤S4，使纠错单元24对从LDPC解码单元23输出的比特序列进行纠错，然后在步骤S5判断是否不能由纠错单元进行纠错。
此处，当判断可能进行纠错时(“否”)，解码单元19向解调单元20提供在纠错单元24中进行了纠错的已接收比特序列，从而完成所述处理(步骤S10)。
当在步骤S5判断不能进行纠错时(“是”)，在步骤S6解码单元19使错误比特位置估计单元25估计从LDPC解码单元23输出的比特序列的错误比特位置，并在步骤S7使比特反转单元26对从LDPC解码单元23输出的比特序列中被指定为错误比特位置的比特进行反转。
然后，在步骤S8解码单元19使纠错单元27对从LDPC解码单元23输出的具有反转比特的比特序列进行纠错，然后在步骤S9判断是否不能由纠错单元27进行纠错。
此处，当判断能够进行纠错时(“否”)，解码单元19向解调单元20提供在纠错单元27中进行了纠错的已接收比特序列，从而完成所述处理(步骤S10)。
当在步骤S9判断不能进行纠错时(“是”)，解码单元19返回步骤S6的处理，并使错误比特位置估计单元25估计错误比特位置的下一个候选，然后，进行步骤S7的处理。
图4和5示出的流程图总结了当通过反转在错误比特位置估计单元25中估计的错误比特位置所指定的比特来进行纠错时的具体操作例子。
首先，如图4所示，当开始所述处理时(步骤S11)，在步骤S12解码单元19使错误比特位置估计单元25提取检查矩阵中存在奇偶错误的行，并在步骤S13进一步从各个提取的行中以似然的升序提取3到5个比特。
然后，在步骤S14解码单元19使比特反转单元26在各行中反转在错误比特位置估计单元25提取的比特中的一个，并在步骤S15使纠错单元27对从LDPC解码单元23输出的具有所述反转比特的比特序列进行纠错。
然后，在步骤S16解码单元19判断是否已经消除了已接收的比特序列中的错误。当解码单元19判断没有消除所述错误时(“否”)，在步骤S17解码单元19使比特反转单元26在各行中反转在错误比特位置估计单元25中提取的比特中的一个下一个候选，然后进行到步骤S15的处理。当解码单元19判断已经消除了所述已接收比特序列中的错误时(“是”)，完成所述处理(步骤S18)。
此外，如图5所示，当开始所述处理时(步骤S19)，在步骤S20解码单元19使错误比特位置估计单元25在检查矩阵中提取具有奇偶错误的行，并在步骤S21进一步从提取的各行中提取具有最低似然的一个比特。
然后，在步骤S22解码单元19判断是否已经在其它行中提取了所提取的比特。当解码单元19判断没有在其它行中提取所提取比特时(“否”)，完成所述处理(步骤S25)。
当在步骤S22解码单元19判断已经在其它行中提取了所提取的比特时(“是”)，在步骤S23解码单元19使比特反转单元26反转该重叠的比特，并在步骤S24使纠错单元27对从LDPC解码单元23输出的存在反转比特的比特序列进行纠错，从而完成所述处理(步骤S25)。
可以注意到，本发明不限于上述实施例，无需脱离实施阶段的精神，可以以各种方式修改和实施各个组件。此外，上述实施例中公开的多个组件的适当组合可以得到各种发明。例如，可以去除实施例中公开的全部组件中的一些。并且，可以适当的组合不同实施例中的组件。

Claims (12)

1.一种纠错装置，其特征在于，包括：
第一处理部分(23，24)，其被配置为，在接收了作为接收到的比特序列的、已经被以将纠错码连接到低密度奇偶校验(LDPC)码的外侧的形式进行了用于纠错的编码的信息比特序列之后，对所述接收的比特序列进行LDPC解码，并且对受到所述LDPC解码的所述接收的比特序列进行对应于所述纠错码的纠错；以及
第二处理部分(25到27)，其被配置为，当所述第一处理部分(23，24)不能进行对应于所述纠错码的纠错时，在检测到来自所述受到LDPC解码的接收的比特序列的比特之后，反转具有低可靠性的比特，并且对具有所述反转的比特的所述接收的比特序列进行对应于所述纠错码的纠错。
2.根据权利要求1所述的纠错装置，其特征在于，
所述第二处理部分(25到27)被配置为，当所述第一处理部分(23，24)不能进行对应于所述纠错码的纠错时，基于在所述LDPC解码过程中获得的信息，从所述受到LDPC解码的接收的比特序列检测具有低可靠性的比特。
3.根据权利要求2所述的纠错装置，其特征在于，
所述第二处理部分(25到27)被配置为，
基于在所述LDPC解码过程中获得的奇偶错误信息来检测检查矩阵中的具有错误比特的行，并且
基于在所述LDPC解码过程中获得的指示似然的信息来识别所述检测的行中具有低可靠性的比特。
4.根据权利要求3所述的纠错装置，其特征在于，
所述第二处理部分(25到27)被配置为，从基于所述奇偶错误信息检测到的行中以似然的升序提取预定数目的比特，以及反转所述提取的比特中的一个，以对所述比特进行对应于所述纠错码的纠错，以及当不能进行此纠错时，则反转所述提取的比特中的另一个比特，以对所述比特进行对应于所述纠错码的纠错。
5.根据权利要求3所述的纠错装置，其特征在于，
所述第二处理部分(25到27)被配置为，从基于所述奇偶错误信息检测到的多行中的每行中提取具有最低似然的一个比特，并且当在其它行中也提取出所述比特时，反转所述提取的比特。
6.根据权利要求1所述的纠错装置，其特征在于，
所述第一处理部分(23，24)包括：
LDPC解码单元(23)，其被配置为，在接收了作为所述接收到的比特序列的、已经被以将所述纠错码连接到所述LDPC码的外侧的形式进行了用于纠错的编码的所述信息比特序列之后，对所述接收的比特序列进行所述LDPC解码；并且
第一纠错单元(24)被配置为对在所述LDPC解码单元(23)中受到所述LDPC解码的所述接收的比特序列进行对应于所述纠错码的纠错；以及
所述第二处理部分(25到27)包括：
检测单元(25)，其被配置为，当所述第一纠错单元(24)不能进行所述纠错时，检测来自所述受到LDPC解码的接收的比特序列的具有低可靠性的比特；
反转单元(26)，其被配置为反转在所述检测单元(25)中检测到的所述比特；以及
第二纠错单元(27)，其被配置为对包含了由所述反转单元(26)进行了反转的比特的所述接收的比特序列进行对应于所述纠错码的纠错。
7.一种信息再生装置，其特征在于，包括：
接收单元(13)，其被配置为接收已经被以将纠错码连接到LDPC码的外侧的形式进行了用于纠错的编码的信息比特序列；
LDPC解码单元(23)，其被配置为，对在所述接收单元(13)中接收的比特序列进行LDPC解码；
第一纠错单元(24)，其被配置为对在所述LDPC解码单元(23)中进行了所述LDPC解码的所述接收的比特序列进行对应于所述纠错码的纠错；
检测单元(25)，其被配置为，当所述第一纠错单元(24)不能进行所述纠错时，检测来自所述受到LDPC解码的接收的比特序列的具有低可靠性的比特；
反转单元(26)，其被配置为反转在所述检测单元(25)中检测到的所述比特；
第二纠错单元(27)，其被配置为对包含了由所述反转单元(26)进行了反转的比特的所述接收的比特序列进行对应于所述纠错码的纠错；以及
输出单元(13，20)，其被配置为对所述第一或第二纠错单元(24，27)的输出进行预定的解调处理，并将结果输出到外部。
8.一种纠错方法，其特征在于，包括：
第一处理(S3，S4)，在接收了作为接收到的比特序列的、已经被以将纠错码连接到LDPC码的外侧的形式进行了用于纠错的编码的信息比特序列之后，对所述接收的比特序列进行LDPC解码，并且对受到所述LDPC解码的所述接收的比特序列进行对应于所述纠错码的纠错；以及
第二处理(S5到S8)，当所述第一处理(S3，S4)不能进行对应于所述纠错码的所述纠错时，在检测到来自所述受到LDPC解码的接收的比特序列的比特之后，反转具有低可靠性的比特，并且对具有所述反转的比特的所述接收的比特序列进行对应于所述纠错码的纠错。
9.根据权利要求8所述的纠错方法，其特征在于，
所述第二处理(S5到S8)包括：
基于在所述LDPC解码过程中获得的奇偶错误信息来检测检查矩阵中的具有错误比特的行；以及
基于在所述LDPC解码过程中获得的指示似然的信息来识别所述检测的行中具有低可靠性的比特。
10.根据权利要求9所述的纠错方法，其特征在于，
所述第二处理(S5到S8)包括：从基于所述奇偶错误信息检测到的行中以似然的升序提取预定数目的比特，以及反转所述提取的比特中的一个，以对所述比特进行对应于所述纠错码的纠错，并且当不能进行此纠错时，则反转所述提取的比特中的另一个比特，以对所述比特进行对应于所述纠错码的纠错。
11.根据权利要求9所述的纠错方法，其特征在于，
所述第二处理(S5到S8)包括：从基于所述奇偶错误信息检测到的所述多行中的每行中提取具有最低似然的一个比特，并且当在其它行中也提取出所述比特时，反转所述提取的比特。
12.根据权利要求8所述的纠错方法，其特征在于，
所述第一处理(S3，S4)包括：
在接收了作为所述接收到的比特序列的、已经被以将所述纠错码连接到所述LDPC码的外侧的形式进行了用于纠错的编码的所述信息比特序列之后，对所述接收的比特序列进行所述LDPC解码(S3)；以及
对受到所述LDPC解码的所述接收的比特序列进行对应于所述纠错码的纠错(S4)；以及
第二处理(S5到S8)包括：
当所述第一处理(S3，S4)不能进行所述纠错时，检测来自所述受到LDPC解码的接收的比特序列的具有低可靠性的比特(S5，S6)；
反转所述检测到的比特(S7)；以及
对包含了所述反转的比特的所述接收的比特序列进行对应于所述纠错码的纠错(S8)。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102893529A (zh) * 2010-05-31 2013-01-23 国际商业机器公司 Ldpc码的解码
CN103812512A (zh) * 2012-11-08 2014-05-21 Sk海尼克斯存储技术公司 具有交织的turbo乘积码(tpc)
CN103843275A (zh) * 2013-11-25 2014-06-04 华为技术有限公司 比特流的处理设备、处理方法和通信系统
CN103942154A (zh) * 2013-01-21 2014-07-23 索尼公司 控制器、信息处理系统、控制器的控制方法以及程序
CN106528321A (zh) * 2015-09-09 2017-03-22 株式会社东芝 数据恢复电路、半导体存储装置及数据恢复方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090132894A1 (en) * 2007-11-19 2009-05-21 Seagate Technology Llc Soft Output Bit Threshold Error Correction
US8464129B2 (en) * 2008-08-15 2013-06-11 Lsi Corporation ROM list-decoding of near codewords
US8331210B2 (en) * 2008-12-23 2012-12-11 General Electric Company System and method for storage of data in circular data tracks on optical discs
EP2330745A1 (fr) * 2009-10-29 2011-06-08 STMicroelectronics SA Procédé et dispositif de décodage d'une succession de blocs encodés avec un code de correction d'erreur et corrélés par un canal de transmission
CN102130695B (zh) * 2010-01-15 2013-06-12 中兴通讯股份有限公司 一种级联码的译码方法及装置
JP5275423B2 (ja) * 2011-08-29 2013-08-28 株式会社東芝 ビット変換装置、及びビット変換方法
JP5591876B2 (ja) * 2012-06-22 2014-09-17 株式会社東芝 誤り訂正装置、誤り訂正方法およびプログラム
KR102081588B1 (ko) 2013-08-08 2020-02-26 삼성전자 주식회사 Ecc 디코더의 동작 방법 및 그것을 포함하는 메모리 컨트롤러
US9582354B2 (en) * 2014-01-28 2017-02-28 Infineon Technologies Ag Apparatus and method for improving data storage by data inversion
JP2016062463A (ja) * 2014-09-19 2016-04-25 株式会社東芝 メモリシステム、誤り訂正装置、および誤り訂正方法
JP7182373B2 (ja) * 2018-04-24 2022-12-02 ラピスセミコンダクタ株式会社 半導体集積回路、記憶装置及びエラー訂正方法
US11068344B2 (en) * 2019-03-13 2021-07-20 Infineon Technologies Ag Candidate bit detection and utilization for error correction

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102893529A (zh) * 2010-05-31 2013-01-23 国际商业机器公司 Ldpc码的解码
CN102893529B (zh) * 2010-05-31 2016-03-30 国际商业机器公司 用于ldpc码的解码的方法和系统
US9531406B2 (en) 2010-05-31 2016-12-27 Globalfoundries Inc. Decoding of LDPC code
CN103812512A (zh) * 2012-11-08 2014-05-21 Sk海尼克斯存储技术公司 具有交织的turbo乘积码(tpc)
CN103812512B (zh) * 2012-11-08 2017-04-12 Sk海尼克斯存储技术公司 具有交织的turbo乘积码(tpc)
CN103942154A (zh) * 2013-01-21 2014-07-23 索尼公司 控制器、信息处理系统、控制器的控制方法以及程序
CN103843275A (zh) * 2013-11-25 2014-06-04 华为技术有限公司 比特流的处理设备、处理方法和通信系统
WO2015074280A1 (zh) * 2013-11-25 2015-05-28 华为技术有限公司 比特流的处理设备、处理方法和通信系统
CN103843275B (zh) * 2013-11-25 2017-02-22 华为技术有限公司 比特流的处理设备、处理方法和通信系统
CN106528321A (zh) * 2015-09-09 2017-03-22 株式会社东芝 数据恢复电路、半导体存储装置及数据恢复方法
CN106528321B (zh) * 2015-09-09 2019-06-07 株式会社东芝 数据恢复电路、半导体存储装置及数据恢复方法

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