CN101179720A

CN101179720A - 一种视频解码方法

Info

Publication number: CN101179720A
Application number: CN 200710114631
Authority: CN
Inventors: 刘微; 李向荣
Original assignee: Hisense Group Co Ltd
Current assignee: Hisense Group Co Ltd
Priority date: 2007-11-16
Filing date: 2007-11-16
Publication date: 2008-05-14
Anticipated expiration: 2027-11-16
Also published as: CN101179720B

Abstract

本发明公开了一种视频解码方法，该方法在处理器中以大于一个宏块为单位进行解码操作，所述解码操作包括以下步骤：a.处理器读入大于一个宏块的数据；该大于一个宏块数据称为一个单位的宏块数据；b.对所述一个单位的宏块数据进行熵解码、反扫描、反量化、反变换操作；c.对所述一个单位的宏块数据进行预测重建操作；d.对所述一个单位的宏块数据进行环路滤波操作；e.输出至处理器外。本发明充分利用了处理器的片内高速缓存，将代码分为若干个部分，依次调用各个部分代码处理多于一个宏块的数据。这样一来，减少了频繁的从片外读取代码，从而提高了运行效率。

Description

一种视频解码方法

技术领域

本发明涉及视频处理领域，尤其涉及一种视频解码方法。

背景技术

目前，应用较广的视频编解码算法有AVS、H.264、MPEG、VC1等，它们的基本思想都是基于宏块级别的混合解码算法。

上述视频解码算法主要包含熵解码、反量化、反变换、帧内预测、帧间预测、重建、环路滤波等几部分。如图1所示，读入码流依次经过熵解码、反量化、反变换、预测重建、环路滤波处理后，最后输出至处理器外部。

具体的解码过程可以参考图2所示。现有技术中大多以一个宏块为单位进行解码，如图所示，首先读入一个宏块的数据，然后对其进行熵解码、反扫描、反量化、反变换、预测重建、环路滤波这一系列操作，解码完毕后输出一个宏块的数据。并且，依据每个功能单元代码大小，将其划分为四个模块，如图2所示，包括模块1、模块2、模块3、模块4，每个模块代码量小于处理器内的高速缓存的大小。程序代码通常存放在处理器外的SDRAM中，有的核心代码存放在处理器内SRAM中，不论程序代码在片内还是片外，在处理器执行的过程中都要被调入高速缓存中。为了解码一个宏块，解码程序的所述各个模块都要参与其中，所有模块代码总和要超过所述高速缓存的大小，这样势必造成模块1的代码先进入高速缓存，当顺序执行模块2的时候，模块2的代码就会冲掉模块1的代码。同理，模块3的代码会冲掉模块2的代码。这样就导致处理器在解码每个宏块的时候都要从外部调入代码进入高速缓存。

因此，解码一个宏块在高速缓存中将发生四次代码冲刷。如果一个图象帧的大小为M个宏块行，每个宏块行有N个宏块，那么完成该帧图像的解码就发生4×M×N次代码冲刷，频繁的从片外调入代码，使运行效率大大降低。

发明内容

本发明所要解决的技术问题在于，提供一种高效的视频解码方法。

为了解决上述技术问题，本发明提出了一种视频解码方法，该方法在处理器中以大于一个宏块为单位进行解码操作，所述解码操作包括以下步骤：

a、处理器读入大于一个宏块的数据；该大于一个宏块数据称为一个单位的宏块数据；

b、对所述一个单位的宏块数据进行熵解码、反扫描、反量化、反变换操作；

c、对所述一个单位的宏块数据进行预测重建操作；

d、对所述一个单位的宏块数据进行环路滤波操作；

e、输出至处理器外。

优选的，所述一个单位的宏块数据具体为一个宏块行。

其中，执行完一个宏块行的解码操作后，对下一个宏块行进行相同的解码操作。

另外，在所述处理器中包含有高速缓存，完成所述步骤a、b、c、d的四部分程序代码的大小等于或者小于所述高速缓存的容量大小，所述四部分程序代码按照解码流程被依序调入所述高速缓存中执行。

具体的，所述处理器在解码过程中，所述高速缓存首先读入步骤a对应的代码，所述步骤a对应的代码执行完毕后，所述高速缓存读入步骤b中的代码以覆盖步骤a对应的代码，并依次类推，在所述步骤d对应的代码执行完毕后，将处理完毕的所述一个单位的宏块数据输出至处理器外。

其中，所述高速缓存为直接映射非寻址高速缓存。

可选的，所述高速缓存为处理器中的第一级高速缓存，在所述处理器中还包括多级高速缓存。

优选的，该方法包括三级存储器结构，所述三级存储器结构的第一级为所述第一级高速缓存，第二级为处理器中的第二级高速缓存，第三级为片外存储器。

其中，当处理器需要访问数据或读取代码时，首先查看所述第一级高速缓存中是否存在所述数据或代码，若没有，则查看所述第二级高速缓存权中是否存在所述数据或代码，若没有，则从所述片外存储器调入所述数据或代码，该数据或代码通过所述第二级高速缓存传输至所述第一级高速缓存供处理器使用。

其中，所述视频数据为基于AVS、H.264、MPEG或者VC1编码标准的数据。

本发明充分利用了处理器的片内高速缓存，将代码分为若干个部分，依次调用各个部分代码处理多于一个宏块的数据。这样一来，减少了频繁的从片外读取代码，从而提高了运行效率。

附图说明

图1是现有技术中多种视频标准的解码思想的框图；

图2是现有技术中多种视频标准的解码思想的工作流程图；

图3是本发明一种视频解码方法基于的存储器系统的一个实施例的结构框图；

图4是基于图3所示存储器系统的本发明一种视频解码方法的一个实施例流程图。

具体实施方式

首先，简要阐述本发明的原理。本发明改变现有技术中的对每一个宏块进行一系列解码操作，然后将解码后的宏块数出至片外的做法；而是将不止一个宏块的数据进行上述一系列的解码操作，并将解码后的数据输出。由于每次解码不止一个宏块，相对于每次解码一个宏块来说减少了代码的冲刷覆盖频率，从而提高了运行效率。

下面结合说明书附图对本发明进行更为详细的阐述。

参考图3，图示了本发明一种视频解码方法基于的存储器系统的一个实施例的结构框图，本实施例中以处理器为DSP器件为例进行说明。如图所示，所述存储器系统为三级结构，即DSP片内二级高速缓存和片外存储器相结合的结构。其中，所述片内二级高速缓存分别是L1和L2，L1大小为32KB，L2大小为1MB，L1为一级高速缓存(也就是所述三级结构中的第一级)，其与DSP内核距离最近，L2为二级缓存(也就是所述三级结构中的第二级)，其位于L1与片外存储器之间，所述片外存储器是所述三级结构中的第三级。

所述一级高速缓存L1距离DSP内核最近，数据访问速度最快，其为非寻址的高速缓存。所述一级高速缓存L1又进一步包括相互独立的L1P和L1D，其中L1P的大小为16KB，采用直接映射，每行大小32字节；L1D的大小也为16KB，2路映射，每行大小64字节。

需要说明的是，所述存储器系统的第二级结构L2是一个统一的程序(代码)/数据空间，其可以整体作为SRAM映射到存储空间，也可以作为二者(高速缓存和SRAM)按比例的一种组合，即作为高速缓存和SRAM混合使用。所述片外存储器可以由SDRAM构成。在所述三级存储结构的基础上，所述DSP处理器读取代码和访问数据的流程一致，例如以访问数据的流程为例，当DSP内核要访问数据时，先查看一级高速缓存L1，若L1已缓存了该数据，则直接从L1读写数据；若L1没有所述数据的缓存，则访问二级缓存L2，若L2已缓存了该数据，则直接从L2读写数据；若L2也没有缓存，则可以通过EMIF接口访问外部SDRAM存储器(片外存储器)，把数据从所述外部SDRAM存储器拷贝到L2缓存区，再从L2缓存区拷贝到L1，最后由DSP内核取得。

参考图4，图示了基于图3所示存储器系统的本发明一种视频解码方法的一个实施例流程图。如图所示，本实施例中视频解码方法的整体过程主要包括四个模块，即模块A、模块B、模块C、模块D，该四个模块依次执行完成一次解码过程。另外，本实施例中的一个单位的宏块数据为一个宏块行。

其中，模块A包括步骤S400和步骤S401；模块B包括步骤S402、步骤S403、步骤S404、步骤S405、步骤S406；模块C包括步骤S407、步骤S408；模块D包括步骤S409、步骤S410。由于图4所示流程中的各个步骤在各个视频标准的标准资料中均已详尽公开，因此在本实施例中不在进行详细的阐述，仅就整个解码流程进行简要阐述。

下面对图4所示的整个流程进行简要的介绍：

步骤S400，读入一个宏块。并且，将所述读入的宏块存储于L2中；

步骤S401，判断是否读入完毕一个宏块行，若是，则执行步骤S402，否则执行步骤S400。即，通过本步骤将一行宏块数据读入至L2中；

步骤S402，熵解码。即，对通过步骤S400和S401所读入的宏块行中的宏块(还未进行本步骤处理的宏块)进行熵解码操作；

步骤S403，反扫描。即，对步骤S402中熵解码完毕的宏块进行反扫描操作；

步骤S404，反量化。即，对步骤S403中反扫描完毕后的宏块进行反量化操作；

步骤S405，反变换。即，对步骤S404中反量化完毕后的宏块进行反变换操作；

步骤S406，判断是否处理完毕所述宏块行，若是，则执行步骤S407，否则执行步骤S402。这里的宏块行就是通过步骤S400和步骤S401所得到的宏块行，本步骤的目的在于判断所述宏块行是否处理完毕，若没有，则继续处理；

步骤S407，预测重建。即，对经过模块A和模块B处理后的所述宏块行中的宏块(还未进行本步骤处理的宏块)进行预测重建操作；

步骤S408，判断所述宏块行是否重建完毕，若是，则执行步骤S410，否则执行步骤S408。即，通过本步骤来对所述宏块行的所有宏块都进行步骤S407中的预测重建操作；

步骤S409，环路滤波。即，对经过模块A、模块B、模块C处理后的所述宏块行中的宏块(还未进行本步骤处理的宏块)进行环路滤波操作；

步骤S410，判断所述宏块行环路滤波是否完毕，若是，则执行步骤S411，否则执行步骤S409。即，通过本步骤来对所述宏块行的所有宏块都进行步骤S409中的环路滤波操作；

步骤S411，输出解码完毕的所述宏块行。即，将经过模块A、模块B、模块C、模块D处理之后的所述宏块行输出至片外；

步骤S412，结束所述宏块行的解码流程。结束对一个宏块行的解码流程。

需要说明的是，所述模块A、模块B、模块C、模块D四个模块所对应的代码均不超过16KB，也就是不超过L1P一级高速缓存的大小。当所述DSP处理器执行图4所示流程时，首先调入模块A所对应的代码，执行该代码后将一个整个宏块行存储于L2高速缓存中；然后，执行模块B所对应的代码，此时将该部分代码调入L1P中冲掉/覆盖模块A的代码，并执行模块B对应的代码；之后，执行模块C所对应的代码，此时将该部分代码调入L1P高速缓存中冲掉/覆盖模块B对应的代码，并执行模块C对应的代码，即对一个宏块行的预测重建操作；最后，执行模块D所对应的代码，此时将该部分代码调入L1P高速缓存中冲掉/覆盖模块C对应的代码，并执行模块D对应的代码，即对所述一个宏块行的环路滤波操作。

因此，可以看出本发明充分利用了片内高速缓存。并且，值得注意的是，本具体实施方式中仅阐述了处理器内高速缓存L1P为16KB的情形，并针对该高速缓存的大小将整个代码分为四个模块，每个模块的大小均不大于16KB，可以预见，当处理器不同时，更具体的说是处理器内的高速缓存(容纳代码的高速缓存)的大小不同时，所述整个代码划分为模块的个数也不尽相同；即使对于同一个处理器来说，还可以将全部代码划分为更多大小更小(因为高速缓存大小固定，所以只要每个模块的大小均小于高速缓存的大小即可)的模块来分批调入执行，这些均不脱离本发明的保护范围。

另外，所述一个单位的宏块数据并不限于一个宏块行，其可以针对高速缓存的大小进行调整。对于图3、图4所示实施方式来说，其L2为1MB可以容纳一个宏块行，当其大小变小或变大时，对应一个单位的宏块数据也随之变化。例如，当L2为2MB时，所述一个单位的宏块数据可以是两个宏块行，当L2为512KB时，所述一个单位的宏块数据可以是半个宏块行等等。

下面举例比较说明本发明的有益效果：

假设一帧图像大小为S×K个像素(S行，每行K个像素)，一个宏块的大小为16×16，这样得出此图像为M×N个宏块(M＝S/16，N＝K/16)，即有M个宏块行，每个宏块行有N个宏块。同时以图3所示存储器系统为例，现有技术中，解码的单位为一个宏块，在解码一个宏块的时候，由于全部代码大于16KB，因此首先读入模块1的代码，执行完毕模块1后，读入模块2的代码该部分代码将会冲掉模块1的代码，执行完毕模块2后，读入模块3的代码该部分代码将会冲掉模块2的代码，执行完毕模块3后，读入模块4的代码该部分代码将会冲掉模块3的代码，执行完毕模块4后，再重复执行以对下一个宏块进行解码；按照这种方法，解码上述图像的代码冲刷的次数为4×M×N次。

本发明中，以一个宏块行为处理单位，在进行解码时，首先执行模块A将整个宏块行读入高速缓存中，执行完毕模块A后，读入模块B的代码该部分代码将会冲掉模块A的代码，执行完毕模块B后，读入模块C的代码该部分代码将会冲掉模块B的代码，执行完毕模块C后，读入模块D的代码该部分代码将会冲掉模块C的代码，执行完毕模块D后，再重复执行以对下一个宏块行进行解码；因此，本发明解码上述图像的代码冲刷次数为4×M次。因此相对于现有技术可以减少冲刷次数4×M×(N-1)次，其解码效率可以提高20％左右。其中，为了在同等条件下比较，模块1和模块A为相同的模块，模块2和模块B为相同的模块，模块3和模块C为相同的模块，模块4和模块D为相同的模块。

以上所揭露的仅为本发明一种较佳实施例而已，当然不能以此来限定本发明之权利范围，因此依本发明权利要求所作的等同变化，仍属本发明所涵盖的范围。

Claims

1.一种视频解码方法，其特征在于，该方法在处理器中以大于一个宏块为单位进行解码操作，所述解码操作包括以下步骤：

b、对所述一个单位的宏决数据进行熵解码、反扫描、反量化、反变换操作；

c、对所述一个单位的宏块数据进行预测重建操作；

d、对所述一个单位的宏块数据进行环路滤波操作；

e、输出至处理器外。

2.根据权利要求1所述的方法，其特征在于，所述一个单位的宏块数据具体为一个宏块行。

3.根据权利要求2所述的方法，其特征在于，执行完一个宏块行的解码操作后，对下一个宏块行进行相同的解码操作。

4.根据权利要求1至3中任一项所述的方法，其特征在于，在所述处理器中包含有高速缓存，完成所述步骤a、b、c、d的四部分程序代码的大小等于或者小于所述高速缓存的容量大小，所述四部分程序代码按照解码流程被依序调入所述高速缓存中执行。

5.根据权利要求4所述的方法，其特征在于，所述处理器在解码过程中，所述高速缓存首先读入步骤a对应的代码，所述步骤a对应的代码执行完毕后，所述高速缓存读入步骤b中的代码以覆盖步骤a对应的代码，并依次类推，在所述步骤d对应的代码执行完毕后，将处理完毕的所述一个单位的宏块数据输出至处理器外。

6.根据权利要求5所述的方法，其特征在于，所述高速缓存为直接映射非寻址高速缓存。

7.根据权利要求6所述的方法，其特征在于，所述高速缓存为处理器中的第一级高速缓存，在所述处理器中还包括多级高速缓存。

8.根据权利要求7所述的方法，其特征在于，该方法包括三级存储器结构，所述三级存储器结构的第一级为所述第一级高速缓存，第二级为处理器中的第二级高速缓存，第三级为片外存储器。

9.根据权利要求8所述的方法，其特征在于，当处理器需要访问数据或读取代码时，首先查看所述第一级高速缓存中是否存在所述数据或代码，若没有，则查看所述第二级高速缓存权中是否存在所述数据或代码，若没有，则从所述片外存储器调入所述数据或代码，该数据或代码通过所述第二级高速缓存传输至所述第一级高速缓存供处理器使用。

10.根据权利要求6所述的方法，其特征在于，所述视频数据为基于AVS、H.264、MPEG或者VC1编码标准的数据。