CN101169673B - 实时时钟芯片接口电路的控制方法及实时时钟控制电路 - Google Patents

Abstract

本发明公开了一种实时时钟芯片接口电路的控制方法及实时时钟电路、和用于控制实时时钟芯片的可编程逻辑电路，其中，实时时钟芯片接口电路的控制方法包括以下步骤：步骤S102，CPU系统向可编程逻辑器件发起读操作/写操作请求；以及步骤S104，可编程逻辑器件根据所收到的请求来对实时时钟芯片进行读或写操作。因而，通过本发明，利用硬件实现方式，大大减轻了CPU的压力，将大量时间节省出来，提高了处理的实时性，同时还避免了读写冲突。

Description

实时时钟芯片接口电路的控制方法及实时时钟控制电路

技术领域

本发明涉及电子技术领域，更具体地，涉及一种实时时钟芯片接口电路的控制方法及实时时钟控制电路、和用于控制实时时钟芯片的可编程逻辑电路。 

背景技术

在电子应用设计领域，很多场合下都需要实时时钟的设计，作为对告警或性能统计的时基记录或基准时间，其性能的好坏直接影响到整个系统的优劣。实时时钟往往需要满足下面的条件： 

第一，在网计时准确； 

第二，在断电一段时间之内仍能够保持较准确的计时； 

第三，在网运行中，频繁读取时间的操作对系统不会造成太重的负荷。 

本领域技术中通常的做法是利用CPU的I2C接口(或SPI接口等)连接专用实时时钟芯片，并为实时时钟芯片提供一个主备电源的供电切换控制电路。如果实时时钟芯片没有集成存储空间的话，可能还需要提供一个EEPROM芯片加以储存。操作方面，首先在一个标准时间基础上校时，即可在需要读数时通过此接口读取实时时钟芯片的时间信息。 

在民用场合下，以应用较多的手机为例，实时时钟只需要满足前两个条件即可，对于极短时间频繁读取时间几乎没有要求。而在工业设备中，对于第三点要求也比较严格，因为有可能出现突发事件导致多个告警同时上报的情况，例如在一秒钟之内就要上报一百个以上的告警。而I2C时钟频率通常在100kHz以下，速度较慢，以100kHz为例，完成一个字节的读数所用时间将是0.3ms左右。也就是说，CPU每完成读一个字节的操作，都将占据0.3ms左右时间。而读出一个完整的时间序列，至少将包含年月日时分秒共6个字节，那么将占据1.8ms左右的时间。所以如果频繁读取时间，而CPU又有其他一些重要任务执行的话，CPU将不堪重负；如果存在一些实时性要求很强的任务的话，后果将是灾难性的。另外一个问题是：CPU读数的时间是纳秒级别的，访问速度非常快，很有可能在I2C总线传送数据还未完成的时段里发生CPU读数的情况，这时很有可能读取到错误的时间。 

第200420041374.X号专利中描述了一种实时时钟控制电路，但是它具有在做频繁读取时间的操作时，CPU负担过重，并有时间不准的隐患。 

因此，为了克服现有技术中实时时钟在频繁读取时造成CPU负担过重以及出错的问题，需要提供一种集成度高、功能强的实时时钟芯片接口电路的控制方法。 

为了解决现有技术的问题，本发明提供了一种实时时钟芯片接口电路的控制方法及实时时钟控制电路、和用于控制实时时钟芯片的可编程逻辑电路。 

根据本发明的一个方面，提供了一种实时时钟芯片接口电路的控制方法，其包括以下步骤：步骤S102，CPU系统向可编程逻辑器件发起读操作/写操作请求；以及步骤S104，可编程逻辑器件根据所收到的请求来对实时时钟芯片进行读或写操作。 

在该方法中，当CPU系统向可编程逻辑器件发起写操作请求时，在步骤S104中执行以下处理：CPU系统将待写入数据写入可编程逻辑器件中的写寄存器组，并将控制指令写入到可编程逻辑器件中的读写控制模块；以及根据可编程逻辑器件中的I2C时序控制逻辑模块的状态来决定是否继续执行写操作。 

当CPU系统向可编程逻辑器件发起写操作请求时，在步骤S104中还执行以下处理：如果I2C时序控制逻辑模块处于忙碌状态，则将忙碌状态反馈给CPU系统，并且不继续执行写操作；以及如果I2C时序控制逻辑模块处于空闲状态，则I2C时序控制逻辑模块将待写入数据通过数据线写入实时时钟芯片。 

在该方法中，当CPU系统向可编程逻辑器件发起读操作请求时，在步骤S104中执行以下处理：CPU系统将读指令发送到可编程逻辑器件中的读写控制模块；以及根据可编程逻辑器件中的I2C时序控制逻辑模块的状态来决定可编程逻辑器件是否执行读操作。 

此外，当CPU系统向可编程逻辑器件发起读操作请求时，在步骤S104中还执行以下处理：如果可编程逻辑器件中的I2C时序控制逻辑模块处于忙碌状态，则将忙碌状态反馈给CPU系统，并且可 编程逻辑器件不执行读操作；以及如果I2C时序控制逻辑模块处于空闲状态，则I2C时序控制逻辑模块从实时时钟芯片中读取数据，并将其传送至可编程逻辑器件中的第一读寄存器组中。 

在这种情况下，当I2C时序控制逻辑模块处于忙碌状态时，在步骤S104中还执行以下处理：CPU系统直接从可编程逻辑器件中的第二读寄存器组中读取数据。另一方面，当I2C时序控制逻辑模块处于空闲状态时，在步骤S104中还执行以下处理：可编程逻辑器件在数据被全部传送至第一读寄存器组的情况下，将第一读寄存器组中的数据瞬间复制到可编程逻辑器件中的第二读寄存器组中；以及CPU系统直接从第二读寄存器组中读取数据。 

其中，第一读寄存器组和第二读寄存器组中的一个至少包括六个寄存器，以及写寄存器组至少包括两个寄存器。 

在该方法中，可编程逻辑器件中的I2C控制逻辑模块产生busy状态位。当CPU系统发起的读/写操作未结束时，busy状态位被置位有效，此时不会执行再次发起的读/写操作。 

在该方法中，实时时钟芯片接口是I2C接口、SPI接口、或其他串行接口。 

根据本发明的另一方面，提供了一种实时时钟控制电路，其包括：实时时钟芯片外围控制电路，用于保证实时时钟芯片的正常工作；可编程逻辑器件，用于控制实时时钟芯片的I2C接口；以及CPU系统，用于通过数据地址线访问可编程逻辑器件。 

其中，可编程逻辑器件还包括：写寄存器组，与第一使能控制模块相连，用于存储CPU写入的数据；第一读寄存器组，与第二使能控制模块及第二读寄存器组相连，用于存储从实时时钟芯片中读取到的数据；第二读寄存器组，用于存储第一读寄存器组传送的数 据；读写控制模块，与I2C时序控制逻辑模块、第一使能控制模块、第二使能控制模块相连，用于接收CPU发出的指令并根据I2C时序控制逻辑模块的状态来控制读操作或写操作；以及I2C时序控制逻辑模块，与实时时钟芯片相连，用于将CPU发起的读操作或写操作请求转换为I2C串行数据信号和实时时钟芯片进行交互。 

此外，实时时钟控制电路还包括主备电源切换控制电路，用于自动选择电源。 

本发明还提供了一种用于控制实时时钟芯片的可编程逻辑电路，其包括：写寄存器组，与第一使能控制模块相连，用于存储CPU写入的数据；第一读寄存器组，与第二使能控制模块及第二读寄存器组相连，用于存储从实时时钟芯片中读取到的数据；第二读寄存器组，用于存储第一读寄存器组传送的数据；读写控制模块，与I2C时序控制逻辑模块、第一使能控制模块、第二使能控制模块相连，用于接收CPU发出的指令并根据I2C时序控制逻辑模块的状态来控制读操作或写操作；以及I2C时序控制逻辑模块，与实时时钟芯片相连，用于将CPU发起的读操作或写操作请求转换为I2C串行数据信号和实时时钟芯片进行交互。 

因而，通过本发明的上述各个方面，利用硬件实现方式，大大减轻了CPU的压力，将大量时间节省出来，提高了处理的实时性，同时还避免了读写冲突。 

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。 

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中： 

图1是示出了根据本发明的实时时钟芯片接口电路的控制方法的流程图； 

图2是示出了根据本发明实施例的实时时钟控制电路的示意图； 

图3是示出了根据本发明实施例的图2所示的可编程逻辑器件的示意图；以及 

图4是示出了根据本发明的可编程逻辑电路的示意图。 

具体实施方式

以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。 

图1是示出了根据本发明实施例的实时时钟芯片接口电路的控制方法的流程图。如图1所示，该控制方法包括以下步骤： 

步骤S102，CPU系统向可编程逻辑器件发起读操作/写操作请求；以及 

步骤S104，可编程逻辑器件根据所收到的请求来对实时时钟芯片进行读或写操作。 

当CPU系统向可编程逻辑器件发起写操作请求时，在步骤S104中执行以下处理：CPU系统将待写入数据写入可编程逻辑器件中的写寄存器组，并将控制指令写入到可编程逻辑器件中的读写控制模块；以及根据可编程逻辑器件中的I2C时序控制逻辑模块的状态来决定是否继续执行写操作。 

此外，当CPU系统向可编程逻辑器件发起写操作请求时，在步骤S104中还执行以下处理：如果I2C时序控制逻辑模块处于忙碌状态，则将忙碌状态反馈给CPU系统，并且不继续执行写操作；以及如果I2C时序控制逻辑模块处于空闲状态，则I2C时序控制逻辑模块将待写入数据通过数据线写入实时时钟芯片。 

在该方法中，当CPU系统向可编程逻辑器件发起读操作请求时，在步骤S104中执行以下处理：CPU系统将读指令发送到可编程逻辑器件中的读写控制模块；以及根据可编程逻辑器件中的I2C时序控制逻辑模块的状态来决定可编程逻辑器件是否执行读操作。 

此外，当CPU系统向可编程逻辑器件发起读操作请求时，在步骤S104中还执行以下处理：如果可编程逻辑器件中的I2C时序控制逻辑模块处于忙碌状态，则将忙碌状态反馈给CPU系统，并且可编程逻辑器件不执行读操作；以及如果I2C时序控制逻辑模块处于空闲状态，则I2C时序控制逻辑模块从实时时钟芯片中读取数据，并将其传送至可编程逻辑器件中的第一读寄存器组中。 

在这种情况下，当I2C时序控制逻辑模块处于忙碌状态时，在步骤S104中还执行以下处理：CPU系统直接从可编程逻辑器件中的第二读寄存器组中读取数据。另一方面，当I2C时序控制逻辑模块处于空闲状态时，在步骤S104中还执行以下处理：可编程逻辑器件在数据被全部传送至第一读寄存器组的情况下，将第一读寄存器 组中的数据瞬间复制到可编程逻辑器件中的第二读寄存器组中；以及CPU系统直接从第二读寄存器组中读取数据。 

其中，第一读寄存器组和第二读寄存器组中的一个至少包括六个寄存器，以及写寄存器组至少包括两个寄存器。 

在该方法中，可编程逻辑器件中的I2C控制逻辑模块产生busy状态位。当CPU系统发起的读/写操作未结束时，busy状态位被置位有效，此时不会执行再次发起的读/写操作。 

在该方法中，实时时钟芯片接口是I2C接口、SPI接口、或其他串行接口。 

图2是示出了根据本发明实施例的实时时钟控制电路的示意图。如图2所示，实时时钟控制电路包括：CPU系统202，用于通过数据地址线访问可编程逻辑器件；可编程逻辑器件204，用于控制实时时钟芯片的I2C接口；以及实时时钟芯片外围控制电路206，用于保证实时时钟芯片的正常工作。 

此外，实时时钟控制电路还包括主备电源切换控制电路208，用于自动选择电源。 

图3是示出了根据本发明实施例的图2所示的可编程逻辑器件的示意图。如图3所示，可编程逻辑器件204包括：写寄存器组302，与第一使能控制模块304相连，用于存储CPU写入的数据；第一读寄存器组310，与第二使能控制模块308及第二读寄存器组312相连，用于存储从实时时钟芯片中读取到的数据；第二读寄存器组312，用于存储第一读寄存器组310传送的数据；读写控制模块306，与I2C时序控制逻辑模块314、第一使能控制模块304、第二使能控制模块308相连，用于接收CPU发出的指令并根据I2C时序控制逻辑模块314的状态来控制读操作或写操作；以及I2C时序控制逻辑 模块314，与实时时钟芯片相连，用于将CPU发起的读操作或写操作请求转换为I2C串行数据信号和实时时钟芯片进行交互。 

具体地说，实时时钟控制电路包括主备电源切换控制电路、实时时钟控制芯片外围电路、可编程逻辑器件。其中，实时时钟控制芯片使用外置的32.768kHz的晶体；芯片包含I2C接口(或SPI接口)，而可编程逻辑器件通过I2C接口(或SPI接口)来对此芯片置数和读数。 

如图2所示，实时时钟控制电路包括以下几部分： 

主备电源切换控制电路208，作用是自动选择电源，当主电源工作时则选择主电源，当主电源不工作时则选择备用电池提供给实时时钟芯片的VBATT端。虽然使用的实时时钟芯片内部也有电源切换机制，但往往有一些特殊要求，所以这里还是把主备电源切换控制电路纳入进来。这部分功能可裁剪。 

实时时钟芯片外围控制电路206，包括电源、地、晶体连接电路等，作用是保证实时时钟芯片的正常工作。 

可编程逻辑器件204，实现对实时时钟芯片的I2C接口的控制。 

CPU 202，通过数据地址线访问可编程逻辑器件204。 

如图3所示，可编程逻辑器件204的I2C控制方式如下： 

首先I2C控制逻辑314实现读写两种方式的控制，将CPU发起的读写请求转换为I2C串行数据信号和实时时钟芯片进行交互。同时，此逻辑还产生一个busy状态位，当CPU发起的读/写操作还未结束时，I2C总线上将会有数据传送，busy位将被置为有效，此时如果再发起一次读/写操作将会无效。 

从实时时钟芯片读取出来的时间数据在未完成全部传送时，暂时存放在第一读寄存器组310内部。由于包括年月日时分秒等数据，所以此寄存器组至少包括6个寄存器。 

当前的读操作完成时，第一读寄存器组310中的数据将会在瞬间复制到第二读寄存器组312中。 

CPU直接读取第二读寄存器组312中的数据。 

以下，结合图2和图3详细描述实现实时时钟芯片接口电路的控制方法的实施例。 

写操作(校时)：CPU首先将要写入的数据写入写寄存器组302，然后写入一条特殊指令到读写控制模块306，准备启动写操作。如果此时I2C控制逻辑模块314处于忙碌状态，则将此状态反馈给CPU，不执行下一步操作；如果此时I2C控制逻辑模块314处于空闲状态，则接下来控制逻辑将把待写入数据转换为符合标准I2C协议的串行数据，通过SDA数据线写入实时时钟芯片。 

读操作(取时间)：CPU首先下发读指令到读写控制模块306，启动读操作。如果此时I2C控制逻辑模块314处于忙碌状态，则将此状态反馈给CPU，不执行下一步操作。那么CPU直接从第二读寄存器组312读出的数据将是上一次读取的时间值。如果此时I2C控制逻辑模块314处于空闲状态，则I2C控制逻辑模块314将从实时时钟芯片读取数据送到第一读寄存器组310中去(因为I2C速率较低，所以这个传送过程所需时间较长)。当最后一个比特位传送完成时，硬件将会利用I2C时钟沿瞬间将第一读寄存器组310的值赋值给第二读寄存器组312。这样做的好处是，CPU无论在哪个阶段需要读取时间值，都可以读出一个明确的值而不会造成读写冲突。而且读的过程对于CPU来说，和访问内存是相同的，不会造成负担。 

图4是示出了根据本发明的可编程逻辑电路的示意图。如图4所示，该可编程逻辑电路包括：写寄存器组402，与第一使能控制模块404相连，用于存储CPU写入的数据；第一读寄存器组410，与第二使能控制模块408及第二读寄存器组412相连，用于存储从实时时钟芯片中读取到的数据；第二读寄存器组412，用于存储第一读寄存器组410传送的数据；读写控制模块406，与I2C时序控制逻辑模块414、第一使能控制模块404、第二使能控制模块408相连，用于接收CPU发出的指令并根据I2C时序控制逻辑模块414的状态来控制读操作或写操作；以及I2C时序控制逻辑模块414，与实时时钟芯片相连，用于将CPU发起的读操作或写操作请求转换为I2C串行数据信号和实时时钟芯片进行交互。 

以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。 

Claims (13)

1.一种实时时钟芯片接口电路的控制方法，其特征在于，包括以下步骤：

步骤S102，CPU系统向可编程逻辑器件发起读操作/写操作请求；以及

步骤S104，所述可编程逻辑器件根据所收到的请求来对实时时钟芯片进行读或写操作，其中，当所述CPU系统向所述可编程逻辑器件发起读操作请求时，

如果所述可编程逻辑器件中的I2C时序控制逻辑模块处于空闲状态，则所述I2C时序控制逻辑模块从所述实时时钟芯片中读取数据，并将其传送至所述可编程逻辑器件中的第一读寄存器组中，所述可编程逻辑器件在所述数据被全部传送至所述第一读寄存器组的情况下，将所述第一读寄存器组中的数据瞬间复制到所述可编程逻辑器件中的第二读寄存器组中，所述CPU系统直接从所述可编程逻辑器件中的第二读寄存器组中读取数据；

如果所述可编程逻辑器件中的I2C时序控制逻辑模块处于忙碌状态，则所述CPU系统直接从所述可编程逻辑器件中的第二读寄存器组中读取数据。

2.根据权利要求1所述的实时时钟芯片接口电路的控制方法，其特征在于，当所述CPU系统向所述可编程逻辑器件发起写操作请求时，在所述步骤S104中执行以下处理：

所述CPU系统将待写入数据写入所述可编程逻辑器件中的写寄存器组，并将控制指令写入到所述可编程逻辑器件中的读写控制模块；以及

根据所述可编程逻辑器件中的I2C时序控制逻辑模块的状态来决定是否继续执行所述写操作。

3.根据权利要求2所述的实时时钟芯片接口电路的控制方法，其特征在于，在所述步骤S104中还执行以下处理：

如果所述I2C时序控制逻辑模块处于忙碌状态，则将所述忙碌状态反馈给所述CPU系统，并且不继续执行写操作；以及

如果所述I2C时序控制逻辑模块处于空闲状态，则所述I2C时序控制逻辑模块将所述待写入数据通过数据线写入所述实时时钟芯片。

4.根据权利要求1所述的实时时钟芯片接口电路的控制方法，其特征在于，在所述步骤S104中还执行以下处理：

如果所述可编程逻辑器件中的I2C时序控制逻辑模块处于忙碌状态，则将所述忙碌状态反馈给所述CPU系统，并且所述可编程逻辑器件不执行读操作。

5.根据权利要求1所述的实时时钟芯片接口电路的控制方法，其特征在于，所述第一读寄存器组和所述第二读寄存器组中的一个至少包括六个寄存器，以及所述写寄存器组至少包括两个寄存器。

6.根据权利要求1或2所述的实时时钟芯片接口电路的控制方法，其特征在于，所述可编程逻辑器件中的I2C控制逻辑模块产生busy状态位。

7.根据权利要求6所述的实时时钟芯片接口电路的控制方法，其特征在于，当所述CPU系统发起的读/写操作未结束时，所述busy状态位被置位有效，此时不会执行再次发起的读/写操作。

8.根据权利要求1所述的实时时钟芯片接口电路的控制方法，其特征在于，所述实时时钟芯片接口是串行接口。

9.根据权利要求8所述的实时时钟芯片接口电路的控制方法，其特征在于，所述串行接口是I2C接口或SPI接口。

10.一种实时时钟控制电路，其特征在于，包括：

实时时钟芯片外围控制电路，用于保证实时时钟芯片的正常工作；

CPU系统，用于通过数据地址线访问可编程逻辑器件，其中，所述CPU系统直接从所述可编程逻辑器件中的第二读寄存器组中读取数据；以及

所述可编程逻辑器件，用于控制所述实时时钟芯片的I2C接口，其中，所述可编程逻辑器件包括：

读写控制模块，与I2C时序控制逻辑模块、第一使能控制模块、第二使能控制模块相连，用于接收所述CPU系统发出的指令并根据所述I2C时序控制逻辑模块的状态来控制读操作或写操作；

所述I2C时序控制逻辑模块，与所述实时时钟芯片相连，用于将所述CPU系统发起的读操作或写操作请求转换为I2C串行数据信号和所述实时时钟芯片进行交互，其中，在接收到所述CPU系统发起的读操作之后，如果所述I2C时序控制逻辑模块处于空闲状态，则所述I2C时序控制逻辑模块用于从所述实时时钟芯片中读取数据，并将所述数据传送至所述可编程逻辑器件中的第一读寄存器组中；

所述第一读寄存器组，与所述第二使能控制模块及所述第二读寄存器组相连，用于存储从所述实时时钟芯片中读取到的所述数据；

所述第二读寄存器组，用于存储所述第一读寄存器组传送的所述数据，其中，所述数据为所述可编程逻辑器件在所述I2C时序控制逻辑模块从所述实时时钟芯片中读取的所述数据被全部传送至所述第一读寄存器组的情况下，将所述第一读寄存器组中的所述数据瞬间复制到所述可编程逻辑器件中的第二读寄存器组中的。

11.根据权利要求10所述的实时时钟控制电路，其特征在于，所述可编程逻辑器件还包括：

写寄存器组，与所述第一使能控制模块相连，用于存储所述CPU系统写入的数据。

12.根据权利要求11所述的实时时钟控制电路，其特征在于，还包括主备电源切换控制电路，用于自动选择电源。

13.一种用于控制实时时钟芯片的可编程逻辑电路，其特征在于，包括：

写寄存器组，与第一使能控制模块相连，用于存储CPU系统写入的数据；

读写控制模块，与I2C时序控制逻辑模块、所述第一使能控制模块、第二使能控制模块相连，用于接收所述CPU发出的指令并根据I2C时序控制逻辑模块的状态来控制读操作或写操作；以及

所述I2C时序控制逻辑模块，与实时时钟芯片相连，用于将所述CPU系统发起的读操作或写操作请求转换为I2C串行数据信号和所述实时时钟芯片进行交互，其中，在接收到所述CPU系统发起的读操作之后，如果所述I2C时序控制逻辑模块处于空闲状态，则所述I2C时序控制逻辑模块用于从所述实时时钟芯片中读取数据，并将所述数据传送至第一读寄存器组中；

所述第一读寄存器组，与所述第二使能控制模块及第二读寄存器组相连，用于存储从实时时钟芯片中读取到的数据；

所述第二读寄存器组，用于存储所述第一读寄存器组传送的数据，其中，所述数据为所述可编程逻辑电路在所述I2C时序控制逻辑模块从所述实时时钟芯片中读取的所述数据被全部传送至所述第一读寄存器组的情况下，将所述第一读寄存器组中的所述数据瞬间复制到所述可编程逻辑电路中的第二读寄存器组中的，并且所述数据供所述CPU系统直接读取。

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