CN101159413A

CN101159413A - 具有频率和相位定时控制的多相转换器

Info

Publication number: CN101159413A
Application number: CNA2007101115356A
Authority: CN
Inventors: G·许莱因
Original assignee: International Rectifier Corp USA
Current assignee: Infineon Technologies Americas Corp
Priority date: 2006-06-19
Filing date: 2007-06-19
Publication date: 2008-04-09
Also published as: TW200810335A

Abstract

一种多相转换器，包括多个开关电路，每一个开关电路通过相位控制器控制并且每一个开关电路向所述转换器的输出节点提供开关输出电压，其中每一个在相位控制器控制下的开关电路顺序向生成转换器输出电压的输出节点提供开关输出电压；以及主控电路，该主控电路包括用于向每一个开关电路提供第一时钟信号并且向第一相位控制器提供第二低频时钟信号的时钟电路，每一个相位控制器具有由第一时钟信号控制的延迟电路，用以提供与下一相位控制器耦合的延迟的第二时钟信号，并且在最后一个相位控制器的情况下，返回到所述主控电路，由此提供多个顺序延迟的第二时钟信号，每一个第二时钟信号提供给每一个第一相位控制器后的余下的相位控制器以决定何时由每一个开关电路提供所述开关输出电压到所述输出节点。

Description

具有频率和相位定时控制的多相转换器

相关申请

本申请要求2006年6月19日提交的美国临时专利申请60/814,850，以及2007年6月12日提交的美国专利申请11/761,727的权益和优先权，其全部内容作为引用结合于此。

技术领域

本发明涉及DC-DC的转换器，特别地，涉及在多个耦合开关电源(例如，多个降压转换器)的公共输出上产生DC输出电压的多相转换器。

背景技术

多相转换器是公知的。在典型的多相转换器中，例如，多相降压转换器，多个降压转换器被提供每一个均具有耦合到输出节点的输出电感。在典型的应用中，每一个降压转换器均由控制电路控制，且可以被操作以便每一个降压转换器开关级的开关控制在与其它相位不同的时刻导通。这样，每一个相位顺序向负载提供能量，减小波纹且减小输出电容的大小。

当构造多相转换器时，必须能够控制组成该多相转换器的每一个输出开关转换器的频率和相位。在过去，通过应用使用模拟的占空比50％的三角波的单线总线来实现这种控制。在先前的实施中的不足包括以下几点：

(1)每一相位均需要两个外部电阻来规划相位延迟。这些电阻需要资金、需要PCB面积、增加了PCB布局的复杂性、是潜在故障的根源、并且它们的值必须被计算则增加了设计的复杂性。

(2)相位定时的模拟规划的准确性降低，存在非理想斜波线性、组件容错问题以及噪声。

(3)相位不能被规划到达接近所述三角波的峰值和谷值，由此在一些系统中导致固有相位定时误差。

因此，需要提供一种多相位转换器来解决这些问题。

发明内容

因此，本发明的目的是提供一种多相转换器，该多相转换器提供用于设置该多相转换器的操作频率以及多个相位的相位定时控制的简单方法。

依据本发明，提供的多相转换器包括多个开关电路，每一个多个开关电路均通过相位控制器控制，并且每一多个开关电路均向所述转换器的输出节点提供开关输出电压，并且其中每一个在所述相位控制器控制下的开关电路顺序向生成控制器输出电压的输出节点提供开关输出电压；以及包括时钟电路的主控电路，该时钟电路用于向每一个所述相位控制器提供第一时钟信号并且向第一相位提供第二低频时钟信号，每一个相位控制器具有由所述第一时钟信号控制的延迟电路，用以提供用于与下一所述相位控制器耦合的延迟的第二时钟信号，并且在最后一个相位控制器的情况下，返回到所述主控电路，由此提供第二时钟信号的多个顺序延迟输出相位，每一个第二时钟信号提供给每一个第一相位控制器后的余下的相位控制器以决定何时由每一个开关电路提供所述开关输出电压到所述输出节点。

在优选实施例中，在相位控制器中的延迟电路连接成雏菊链排列以便最后一个相位控制器提供返回到主控电路的延迟的第二时钟信号。

在本发明的一种实施中，利用两线总线(加接地)及返回线。

本发明的其他目的、特点和优点将在以下详细的描述中更加明显。

附图说明

本发明将通过以下参考附图进行更详细的描述：

图1示出了应用本发明的六相位多相转换器；

图2更详细地示出了图1中的多相转换器中的两相；

图3示出了图2的四个相位的波形；

图4示出了图2的波形；

图5示出了用于控制降压转换器输出级的一个相位的控制电路的详细框图；

图6示出了图5的电路的波形；

图6A示出了逐步提高的负载的过渡过程的响应；

图7示出了主控电路并且尤其是时钟电路；以及

图8示出了在加电相位起始时的主控电路。

具体实施方式

参考附图，图1和图2示出了实施本发明的多相转换器。图2更为详细地示出了图1中的电路，仅详细地示出了相同的两个相位控制器30(相位IC)。每一个相位IC 30控制包括两个晶体管Q1和Q2以及输出电感L_N的降压转换器(开关电路)。晶体管Q1是控制开关并且晶体管Q2是同步开关。正如本领域的技术人员所熟知的，该同步开关可以由二极管代替，尽管应用同步开关可以提供更高的效率。

图1示出了六项多相转换器的示例，该六相多相转换器应用IR3500控制集成电路10及多个由控制IC控制的六个IR3505相位IC 30，如所示六相的情况。每一个相位IC 30是相同的并且具有连接到各自降压转换器的输出，所述降压转换器包括两个开关，作为控制开关的上级开关Q1及作为同步开关的下级开关Q2。每一个各自相位的开关节点V_s1-6连接到每一个所述相位的输出电感L1至L6，L1至L6连接到公共节点VC且通过现有的任意分布阻抗耦合到输出节点VOUT+。输出电容COUT耦合于输出两端，用以过滤开关输出电压。

在多相转换器中，每一个控制开关Q1均被导通，以便提供输出电流为输出电感充电而在由时钟脉冲确定的时刻向负载提供电流，所述时钟脉冲可以由控制IC提供。用于每一个相位IC(标记为PHSIN)的时钟脉冲如图3所示。如图所示，在PHSIN信号(IC1 PHSIN、IC2 PHSIN、IC3 PHSIN、IC4PHSIN)之间存在时间延迟，以便各自的相位控制开关Q1在各自的相位的范围外是导通的。同步开关Q2的导通同样是延迟的，但是以和所述控制开关互补的方式导通。

参考详细示出了图1中的电路的图2，尽管仅示出了两个相位IC 30，但是在CLKOUT提供了来自控制IC 10的时钟电路15的时钟脉冲。如图4所示，并参考图2，在A中，当时钟脉冲发生时，该时钟脉冲引起斜波信号PWMRMP，如图2所示的在PWM比较器45的同相输入。该时钟脉冲同样使控制开关Q1导通。如图4中C所示。PWMRMP如图4中波形B所示。PWM斜波的基本电平是信号VDAC¹，该信号是控制IC10基于由VID信号VID0至VID7设置的参考电平来提供的。如图1所示。当PWMRMP等于控制IC 10中的误差放大器20的输出时，该误差放大器比较来自转换器的输出电压的反馈FB和参考电压VDAC，如图2所示，所述控制或高端开关Q1关断并且所述低端或同步开关Q2导通。如图4中波形C和波形D所示。如图所示，所述控制或高端开关Q1在时钟脉冲发生时导通，并且当所述斜波电压等于所述误差放大器输出时关断。如图4B所示的误差放大器信号的范围。如图4B中I所示，当误差放大器输出由于负载逐渐增大而增加时，所述控制开关Q1当时钟脉冲发生时导通，并且当PWM斜波电压达到误差放大器输出EAIN时关断。如图4所示，误差放大器输出的增加导致Q1占空比的增加。因此占空比跟从误差放大器信号，如图4C所示，并且一旦误差放大器信号由于例如负载减小而减小，占空比将减小。

虽然图1和图2示出了独立的控制集成电路10和相位集成电路30，但是所述电路可以利用单个集成电路或分立电路或任意数量的IC，例如，所有相位在一个IC上。

如图1和图2所示，控制IC 10在各自的输入CLKIN上向每一个相位IC提供时钟信号CLKOUT，如图3所示。图2中的点线15表示依据负载需求可以应用的额外的相位或相位IC，在此情况下信号线16将扩展到额外相位IC。

本发明利用来自控制IC 10的两条线路，CLKOUT(A)和PHASEOUT(B)(PHSOUT)以及经由控制IC 30的雏菊链排列的回路PHASEIN(C)加接地来设置操作频率和所述相位IC 30的相位定时。

如图1、2和3所示，从时钟信号CLKOUT(A)作为CLKIN被提供给每一个相位IC 30。此外，低频信号主时钟PHSOUT(B)作为PHSIN被提供给所述第一相位IC，PHSOUT(B)是设置相位IC的PWM频率的时钟信号。第一相位IC提供信号PHSOUT(D)，PHSOUT(D)作为输入提供给下一个相位IC，用以向该相位IC提供延迟时钟信号PHSIN。图1中以六相转换器对此进行了更为详细的说明。每一个相位IC 30以雏菊链排列向下一个相位IC提供延迟相位定时信号。最后的相位IC提供返回控制IC 10的PHSOUT信号(图2中的E)。在图1中的六个转换器排列中，这一点由线路C表示。注意的是在每一个连续的转换器中，通过双稳态多谐振荡器FF(见图2)，信号(D，E，F，G，H和C)比紧邻的上一个转换器延迟CLKIN的一个时钟周期。图3所示的是四相转换器的后续延迟信号(D，E，F和G)。

相位时钟信号PHSIN对每一个相位IC的连续输出被提供给每一个相位IC，用以控制各自的控制次数和每一个各自降压转换器的同步开关。图3示出了用于每一个四相IC，即相位IC1到IC4的连续延迟的时钟信号PHSIN。由图3可见，用于每一个相位IC的每一个时钟信号PHSIN被顺序延迟，以便提供用以导通每一个相位各自的开关Q1和Q2的相位定时控制输出。

如前所述，图4示出了用于单一相位和示范PWM斜波和误差放大器EAIN信号和控制及同步(SYNC)开关的栅极输出信号的相位IC时钟脉冲PHSIN。

为了提供所述来自控制IC 10的两种信号，在主从配置下的控制IC的时钟电路15里提供两个振荡器。图7对此进行了详细说明。主振荡器150以所述转换器的开关频率运行，这也是PHSIN信号的开关频率。从振荡器152的振荡频率是主频率的X倍，其中X是相位数。因此，时钟频率CLK被设置为从频率，是主频率的X倍，其中X取决于相位IC的个数。这由控制IC基于时间延迟自动确定，等于每一个相位IC的累积延迟引起的时钟脉冲延迟的预先确定的数目。这通过在PHSOUT(B)上发送脉冲序列和在PHSIN(C)确定所述相位延迟来实现。如图1和2所示。

参考图7，在每一个相位控制器30中的延迟电路FF1到FF3(用于三相转换器)是以所述雏菊链排列加以举例说明的。每一个FF接收高频从时钟信号CLK。FF1在它的D输入上接收较低频信号PHSOUT，通过CLK在FF1上计时，之后在FF2和FF3上计时，如前所述。

PHSOUT按如下方式生成。主振荡器150从由RROSC决定的振荡器电流源IROSC产生FreqREF。电流IROSC被提供给乘法器级156。相位监视器154监视来自最后一个相位控制器FF的PHSIN(c)，以便确定相位X的数目。乘法器156用相位数X乘以电流IROSC，作为从振荡器152的输入，用以确定从振荡器频率FreqOUT，该振荡器频率FreqOUT即为所提供的高频时钟信号CLK。FreqREF用于通过比较器158和精细调节级160提供CLK的精细频率调节。因此，振荡器152从属于所述主振荡器150。

图8示出了如何确定相位的数量。所述相位的数量在加电时确定。首先，在加电时，当低电压UVL为高时(190)，所述雏菊链被中断(200)。所述主振荡器150被迫接受时钟(210)用于斜波校准。之后PHSIN被监视用于定时脉冲(220，230)。如果所述脉冲被检测，那么计数器被重置(240，250)。如果所述脉冲没有被检测，那么所述计数器被启用(260，250)。所述从振荡器被迫接受所述时钟(270)。之后产生所述PHS定时脉冲(280)。相位数计数器250于290起始，并且相数寄存器(t)，(t-1)(300，301)被监视(310，320)用于相位计数。如果相位计数为32，则定时被重新开始(330)。如果不是32，所述寄存器值被检查相等(340)。如果为是，所述相位数X被保存(350)，且在320检查，以便确定所述相位计数是否大于保存的相位数。如果为是(360)，则产生新的相位定时脉冲(280)。当UVL(低电压锁定)变为低时，图8中的操作停止，且产生常规的雏菊链操作。此时，相位X的值将被确定，且所述振荡器152将以振荡器150频率X倍的频率从属于所述主振荡器150。

电路进一步被应用于确定误差放大器电压是否比参考电压大预定值。如果所述误差放大器输出电压超过参考电压预定值，那么所述控制开关的栅极信号立即导通，且所述同步开关的栅极信号关断。这可以通过单个相位实现，或者优选地，用于所有相位的控制开关同时导通，从而提供瞬时爆发的功率，用以满足负载的需求。

参考图2、5和6，在常规的操作中，所述输出电压VOUT被误差放大器20监视。如图2所示。所述误差放大器20显示于所述控制IC 10中，从遥测放大器32接收信号FB，其中遥测放大器32检测通过VOSENSE+和VOSENSE-两端的输出电压并生成输出Vo。该输出Vo(图2)通过电压分配电路35提供给所述误差放大器20的反相输入。所述误差放大器20的同相输入被提供在输入VSETPT提供的信号VDAC。这设置了转换器输出电压期望值。VDAC本身是控制芯片10中的数模转换器的输出，该数模转换器从微处理器接收数字输入VID0到VID7，用以设置输出电压。所述误差放大器EAOUT代表输出电压与参考VDAC的偏差。此误差放大器信号在相位IC 30的输入被表示为EAIN，在每一个相位IC里通过PWM比较器45与斜波电压PWM RMP进行比较，所述斜波电压PWM RMP如图4所示起始于所述时钟脉冲PHSIN发生时。当所述时钟脉冲发生时，PWM锁存器70被设置为导通控制开关Q1。所述同步开关Q2在控制开关导通前少许被关闭，以避免击穿。一旦所述斜波电压等于所述误差放大器电压，PWM比较器45的输出重置PWM锁存器70，关断控制开关Q1，且在短时延迟后导通同步开关Q2，这样做同样是为了防止击穿。

图6示出了图5中电路的操作，图5示出了图2中的电路更多细节。在每一个相位IC 30中同样具有电流检测放大器62，用于监视该相位的输出电感中的电流。所述电流检测放大器62的输出在加法级40里被与所述电压VDAC(DAC IN)相加，且在分配调节误差放大器60内与平均电流信号ISHARE相比较。所述分配调节误差放大器60的输出调节充电电容Cc的充电速率，以便调节该相位输出电流总和的分配。例如，如果在特定相位中检测到的电流高于所述均值(ISHARE)，那么PWM斜波发生器80将调节PWM斜波，以便减小该相位中的电流，从而使该相位中的电流接近所述均值。这在每一个相位IC中进行，以便使每一个相位从电流供给总和中分配相等的给负载。

如图6所示，示出了对输出电压的过电压(过电压保护-OVP)的电路响应，由此，当输出电压超过OVP阈值时，控制IC将采取故障闭锁，导致控制开关Q1在下一个时钟脉冲不再导通，从而导致相位IC的误差放大器输出EAIN减小，以便减小所述输出电压。

图6A示出了逐步提高的的负载的过渡过程的电路响应。当逐步提高的的负载的过渡过程发生时，所述误差放大器输出电压将因为所述转换器输出电压的减小而增加。如果误差放大器20的输出电压EAIN超过预定值，如图7所示，示例性地为比参考电压VDAC¹高1.3伏，比较器50(具有示例性的比电压VDAC¹高1.3伏的参考55电压，经由加法级65由所述分配调节放大器60依次设置)输出变为高设置所述PWM锁存器70。注意的是由于VDAC¹通过所述分配调节放大器60的输出进行了调节，因此VDAC¹是VDAC的修改形式。如果没有所述分配调节放大器60，那么VDAC和VDAC¹是一样的。PWM锁存器70的设置通过门75和驱动80强制输出栅极H为高，该输出栅极H是控制开关Q1的栅极。在此刻前不久，PWM锁存器70的互补输出重置了PWM斜波发生器80并通过门电路90、95、100及所述门驱动器105，关断了同步开关Q2。

如图6A所示，其中所述控制开关(栅极H)的栅极信号在III处导通，先于在IV的时钟脉冲信号。如图6A所示，一旦所述时钟信号发生，如V所示，又会开始所述PWM斜波，如VI所示，导通所述控制开关。

为了防止高端开关Q1导通时间过长，所述PWM斜波斜率增加，例如，在这种操作方式下加倍。如图6A中VII所示的增加了的斜率。当所述PWM斜波信号超过所述误差放大器输出时，所述相位IC 30出现所述模式。

尽管本发明是参考特定实施例进行描述的，本领域技术人员可以很容易做出各种变化、修改以及其他使用。因此，本发明不能局限于此处公开的特殊实例，而仅由附加权利要求限定。

Claims

1.一种多相转换器，包括：

多个开关电路，每一个开关电路均由相位控制器控制，并且每一个开关电路均向所述转换器的输出节点提供开关输出电压，其中每一个在所述相位控制器控制下的开关电路顺序地向生成所述转换器输出电压的所述输出节点提供开关输出电压；以及

主控电路，该主控电路包括用于向每一个所述开关电路提供第一时钟信号并且向第一相位控制器提供第二低频时钟信号的时钟电路，每一个相位控制器具有由所述第一时钟信号控制的延迟电路，用以提供与下一个所述相位控制器耦合的延迟的第二时钟信号，并且在最后一个相位控制器的情况下，返回到所述主控电路，由此提供多个顺序延迟的第二时钟信号，每一个第二时钟信号提供给每一个第一相位控制器后的余下的相位控制器以决定何时由每一个开关电路提供所述开关输出电压到所述输出节点。

2.如权利要求1所述的多相转换器，其中所述时钟电路包括两个以主从配置方式安排的振荡器，主振荡器以与所述第二时钟信号相一致的每一个开关电路的开关频率振荡，并且从振荡器以与所述第一时钟信号相一致的所述主振荡器频率的X倍的频率振荡，其中X是开关电路的数量。

3.如权利要求2所述的多相转换器，该多相转换器进一步包括在每一个相位控制器上耦合于所述第一时钟信号的延迟电路，该延迟电路用于延迟所述第二时钟信号并且用于提供所述延迟的第二时钟信号到下一个相位控制器，并且在最后一个相位控制器的情况下，返回到所述主控电路。

4.如权利要求3所述的多相转换器，所述延迟电路包括双稳态多谐振荡器。

5.如权利要求3所述的多相转换器，其中所述延迟电路通过所述第一时钟信号的一个周期来延迟所述第二时钟信号。

6.如权利要求2所述的多相转换器，其中所述最后一个相位控制器的延迟的第二时钟信号作为返回的第二时钟信号返回耦合到所述主控电路；所述多相转换器进一步包括用于检测在所述第二时钟信号和所述返回的时钟信号之间的相位延迟的电路，用于确定开关电路的数量并设置所述第一时钟信号的频率。

7.如权利要求6所述的多相转换器，其中所述相位检测电路在所述转换器加电时运行，用以确定开关电路的数量。

8.如权利要求1所述的多相转换器，其中每一个开关电路包括串联地耦合于DC电压总线两端的控制开关和同步开关，在该两个开关间的公共连接点上具有开关节点，并且每一个开关电路进一步包括第一电路，该第一电路将第一信号与第二信号相比较，所述第一信号与在所述输出节点的所述转换器的输出电压和包括第一参考电压的信号之间的差值成比例，所述第二信号包括斜波信号以及用于生成控制所述连接的开关电路的开关导通次数的脉冲宽度调制信号。

9.如权利要求8所述的多相转换器，其中每一个开关电路包括具有耦合所述开关节点到所述转换器输出节点的输出电感的降压转换器。

10.如权利要求1所述的多相转换器，其中所述相位控制器和所述主控电路构成单个集成电路。

11.如权利要求1所述的多相转换器，其中所述相位控制器和所述主控电路是独立的集成电路。