CN101150353B - 码分多址联接系统的接收器 - Google Patents

Abstract

本发明揭露一种码分多址联接系统的接收器，其接收一被传送通过一多重路径信道的信号，该接收器具有一取样装置，其对所述信号进行取样，而产生复数个多重路径取样；以及一路径对准电路，该路径对准电路具有基于数据包的一存储装置，以串行方式输入低于该CDMA系统所需过取样率的复数取样，并以一包接一包方式输出复数数据包，以降低该存储装置的存取速率。此外，该路径对准电路具有一插入装置，其从该存储装置读取该等数据包并执行数据插入，以提升上述低过取样的分辨率、及产生高分辨率的复数插入取样；解展频装置，其接收及解展频所述第一插入取样以供应该CDMA系统进行解展频之需。本发明降低存储装置所需的存储容量。

Description

码分多址联接系统的接收器 

技术领域

本发明有关于一种码分多址联接(code division multiple access；CDMA)系统的接收器，特别是有关于具有一路径对准电路的CDMA系统接收器，以有效地降低该CDMA系统所需的存储器容量。 

背景技术

图1是一CDMA系统的解展频(de-spreading)程序的概略示意图。于CDMA系统中，例如WCDMA(wideband CDMA)系统，多重路径信号或数据ms1～ms3分别由解展器(de-spreader)101～103进行解展频。之后，三个经过解展后的信号，经由一结合器104结合以产生具有较佳信噪比(signal-to-noise ratio)的一解调信号。多重路径信号ms1～ms3被传送的路径互异，因此抵达解展器101～103(或该CDMA系统的接收器)的时间也各不相同。为在该结合器104中达成时序对准，有两个基本架构被广泛地使用。 

图2A为用以实施前述时序对准的第一架构的概略示意图。图2A中，输入数据Din(通常为多重路径信号ms1～ms3的取样)分别储存于一缓冲器201内，接着同时分别被该解展器101～103所解展。图2B为用以实施前述时序对准的第二架构的概略示意图。图2B中，输入数据Din(通常为多重路径信号ms1～ms3的取样)非同调地(incoherently)分别被解展器101～103所解展，接着上述经过解展后的取样，在被送往该结合器104之前，分别储存于缓冲器202～204内。 

关于图2A，其“在解展器之前先储存”的架构可以达到低成本的需要。为结合在不同时间抵达的复数个多重路径信号，输入数据必需先储存于一存储器(即该缓冲器)中，以供结合器中进行对准之用，而且该存储器的容量必 需相当大，以便能容纳在多重路径信道(multi-path channel)中复数多重路径信号的各种的大量延迟方式，特别是当利用高取取样率对上述多重路径信号进行取样时。因此，本发明提出一种新颖的CDMA系统接收器，其具有路径对准电路，用以在不影响调变-解调变的功能表现的情形下，有效地降低该CDMA系统进行解展频所需的存储器容量。 

发明内容

本发明将注意力指向一种CDMA系统的接收器，其具有路径对准电路，用以有效地降低该CDMA系统进行解展频所需的存储器容量。 

本发明一实施例提出一种CDMA系统的接收器，接收一被传送通过一多重路径信道的信号。该接收器包括一取样装置及一路径对准电路。该取样装置对该信号进行取样，以产生复数多重路径取样。该路径对准电路包括：一存储装置，依取样的先后顺序将上述多重路径取样分成复数个多重路径数据包并储存上述多重路径数据包，其中存储装置在每一多重路径数据包的既定数目的多重路径取样都收集到时，才写入多重路径数据包至存储装置；一插入装置，从该存储装置读取上述多重路径数据包且进行数据插入，以产生复数个多重路径插入取样；以及，一解展频装置，接收及解展频上述多重路径插入取样。其中，每一上述多重路径数据包具有既定数目的上述重路径取样。 

该插入装置每一次从该存储装置中读取两个连续的多重路径数据包，用以进行数据插入。该存储装置以串行方式接收上述多重路径取样，以一包接一包的方式输出上述多重路径数据包，以降低对该存储装置的存取率(access rate)。 

此外，该取样装置利用低于该解展频装置所需的一过取样率(over-sampling rate)来进行取样，以降低该存储装置所需的存储容量。 

附图说明

图1概略显示CDMA系统的解展频程序的示意图。 

图2A为用以实施传统时序对准的第一架构的概略示意图。 

图2B为用以实施传统时序对准的第二架构的概略示意图。 

图3显示依据本发明实施例的一种CDMA系统的接收器的概略示意图。 

图4显示依据本发明在一路径对准电路中的存储装置可能的一种范例架构。 

图5显示依据本发明的存储装置的存储器写入程序的示意图。 

图6显示依据本发明的存储装置的存储贮存配置的示意图。 

图7显示本发明的插入装置使用4个取样，而提供4倍插入的操作示意图。 

图8显示本发明以插入数据至上述多重路径取样为例时的数据包读取程序的示意图。 

主要组件符号说明 

101-103～解展器；          104～结合器； 

ms1-ms3～多重路径信号；    201-204～缓冲器； 

301～取样装置；            302～路径对准电路； 

302a～存储装置； 

302a_1～串行至并列界面(或输入缓冲器)； 

302a_2～存储部；           302b～插入装置； 

302c～解展频装置；         303～结合器； 

S_R～被传送通过多重路径信道的信号； 

P1₁-P1_n～多重路径取样； 

PA1₁-PA1_m～多重路径数据包； 

IS1₁-IS1_p～第一插入取样； 

IS2₁-IS2_p～第二插入取样； 

DS₁-DS₂～解展信号。 

具体实施方式

下述的实施例将参照附图以对本发明作更详细的说明。 

以下对本发明实施方式的描述，均基于本发明的可能最佳实施方式，仅用以阐明本发明的通用原则，且并非用以限制本发明。本发明的专利范围当以权利要求来界定。 

图3显示依据本发明实施例的一种CDMA系统的接收器300的概略示意图，用以接收一被传送通过一多重路径信道的信号SR。该接收器300包括一取样装置301，一路径对准电路302，以及一结合器303。该被传送通过多重路径信道的信号SR具有超过一个信号成分，对应于该多重路径信道上的不同的路径，例如路径0～路径N(path0～pathN)。在此实施例中，该CDMA系统接收器处理多重路径数据(或被传送通过多重路径信道的信号)，是依据如下的顺序：chip0_path0→chip0_path1→…→chip0_pathN，chip1_path0→chip1_path1→…→chip1_pathN等…。该接收器首先处理，对应于chip0的片码期间(chip interval)来自多重路径path0～pathN的所有数据；顺序地接着处理，对应于chip1的片码期间来自多重路径path0～pathN的所有数据。同理，其它的片码期间，例如chip2、chip3…等，也是以上述处理方式进行。 

该取样装置301取样该被接收的信号S_R，产生复数取样。为了说明简洁起见，假设该多重路径信道具有一第一路径及一第二路径，但是并非限定于此。该取样装置301取样该被接收的信号S_R产生复数多重路径取样P1₁～P1_n。 

该路径对准电路302包括一存储装置302a，一插入装置302b以及一解展频装置302c。首先，该存储装置302a依序将上述多重路径取样P1₁～P1_n 分成复数个多重路径数据包PA1₁～PA1_m。接着，该存储装置302a分别储存上述多重路径数据包PA1₁～PA1_m。而每一上述多重路径数据包具有既定数目的该多重路径取样。该存储装置可称为具有基于数据包架构(pack-basedarchitecture)的存储装置。 

图4显示依据本发明的存储装置302a可能的一种范例架构。上述多重 路径取样P1₁～P1_n被串行地输入至该存储装置302a。该存储装置302a可包括一串行至并列界面或一输入缓冲器302a_1，用以将上述多重路径取样依该既定数目进行分组(或收集)，而形成上述多重路径数据包；再将上述多重路径数据包储存于一存储部302a_2。在此实施例中，该既定数目例如为5，但并非限定于此。在图4中，多重路径取样P1₁～P1₅、P1₆～P1₁₀等，是被依序地分组(或收集)而成为多重路径数据包PA1₁、PA1₂等。之后，多重路径数据包PA1₁、PA1₂等…，被储存于该存储部302a_2中。 

图5显示依据本发明的存储装置的存储器写入程序的示意图。图5中，输入缓冲器(或串行至并列界面)，会等到多重路径取样P1₁～P1₅都收集到而作为多重路径数据包PA1₁之后，才会写入数据包PA1₁至存储部。同理，输入缓冲器(或串行至并列界面)，也会等到多重路径取样P1₆～P1₁₀都收集到而作为多重路径数据包PA1₂之后，才会写入数据包PA1₂至存储部。因此，上述第一取样以一包接一包(pack by pack)的方式，而被写入及储存至该存储装置。基于此数据包写入(pack-writing)架构，该存储装置可达成较低的写入存取率。 

图6显示依据本发明的存储装置的存储贮存配置的示意图。如图6所示数据包可被配置于该存储装置302a中的某些位置，但是不限定于此。需注意的是，数据包的存储贮存配置被预设为循序地输出归属于相同路径的数据包。例如，该存储装置302a以一包接一包的方式执行串行数据输出，即，串行地输出路径0、路径1及路径2…等的数据包(存储包)，如图6所示。 

为降低成本，可以采用随机存取存储器(RAM)而不使用缓存器(register)来实施该存储装置302a。对于CDMA系统，例如WCDMA系统，RAM的容量必需超出以下算式所示：path_window_size×WL×2×OSR；其中，path_window_size表示多重路径延迟扩展窗(multi-path delay spread window)，WL表示字符长度，OSR表示过取率，而因子“2”表示将I、Q频道均列入考虑。因此，该取样装置301及该存储装置302a采用较低的过取样率，以 降低所需RAM的容量。然而，接收器300却需高分辨率，故而引进将于下文中描述的插入装置302b，以在对多重路径信号进行解展频之前，达成高分辨率的要求。 

再请参照图3，该插入器302b从该存储装置302a读取上述多重路径数据包PA1₁～PA1_m。上述多重路径取样P1₁、P1₂、P1₃、P1₄、P1₅、P1₆…等，被输入该存储装置302a，以及以数据包的方式被储存至该存储装置302a中。需注意上述多重路径取样被储存于不同的位置，且依据对应于不同路径的不同时序而被取得，以处理在不同路径下的相同片码。在此，假设该多重路径信道上的第一及第二路径之间存在一延迟时间，该第二路径相对于该第一路径系延迟2个取样，以及该第一路径的第一片码(chip)位于取样P1₂。因此，要处理该第一路径path1及第二路径path2的第一片码，上述取样依下述顺序被读出：P1₂(供path1处理)→P1₄(供path2处理)→P1₃(供path1处理)→p1₅(供path2处理)→P1₄(供path1处理)→P1₆(供path2处理)…等。因此，上述多重路径数据包中的至少一第一(或第二)数据包被读出，以得到在其中所需要的复数多重路径取样，以便处理第一及第二路径的片码。该第一及第二数据包可以是相同数据包或是不同的数据包。故该插入装置302b使用上述多重路径数据包PA1₁～PA1_m中的第一数据包的复数多重路径取样，进行插入操作以产生复数第一插入取样。IS1₁～IS1_p。该插入装置302b也使用上述多重路径数据包PA1₁～PA1_m中的第二数据包的复数多重路径取样，进行插入操作以产生复数第二插入取样IS1₁～IS1_p。 

参照图7，其显示插入装置302b的插入操作范例。在此，a、b、c及d表示低过取样率的输入数据，例如为上述多重路径取样；A、B、C及D表示高分辨率的插入数据；以及，WB(1)～WB(4)、WC(1)～WC(4)及WD(1)～WD(4)表示插入权值系数。该插入装置302b依图7所示的关系式，使用4个取样a、b、c及d作为插入窗(interpolation window)，以产生任一插入数据A、B、C或D。如图7所示，由于插入点所在位置并非都位于数据包的中间位置，故 在本发明的实施例中，需使用两个数据包，才能插入数据至多重路径取样中。 

图8概要显示以插入多重路径取样为例时的数据包读取程序。图8中，801～804表示该插入装置302b分别在位置805～808(以斜线区表示)执行插入所需要的插入窗。当该插入装置302b在位置805(P1₆、P1₇之间)对上述多重路径取样执行插入时，基于图7所示的规则，该插入窗801包括复数多重路径取样P1₅～P1₈(等同于图7所示的a～d)，以及任一插入数据A、B、C或D可被产生。因此，该插入装置302b需要读取2个多重路径数据包PA1₁和PA1₂，取得该插入窗801(P1₅～P1₈)，以使用多重路径数据包PA1₁中的多重路径取样P1₅及多重路径数据包PA1₂中的多重路径取样P1₆～P1₈，产生任一该第一插入数据A、B、C或D。同理，该插入装置302b需要读取2个多重路径数据包PA1₁(或PA1₃)和PA1₂，取得该插入窗802(P1₆～P1₉)，以使用多重路径数据包PA1₂中的多重路径取样P1₆～P1₉，产生任一该第一插入数据A、B、C或D。该插入装置302b也需要读取2个多重路径数据包PA1₁(或PA1₃)和PA1₂，取得该插入窗803(P1₇～P1₁₀)，以使用多重路径数据包PA1₂中的多重路径取样P1₇～P1₁₀，产生任一该第一插入数据A、B、C或D。该插入装置302b也需要读取2个多重路径数据包PA1₂和PA1₃，取得该插入窗804(P1₈～P1₁₁)，以使用多重路径数据包PA1₂中的多重路径取样P1₈～P1₁₀及多重路径数据包PA1₃中的多重路径取样P1₁₁，产生任一该第一插入数据A、B、C或D。在本发明中，每一次的数据插入可能需要采用2个数据包中的复数取样。此外，对于每一次数据插入，所需要的复数取样完全从该存储装置读出，因此达成无存储(memory-less)操作而供该插入装置所用，并降低控制插入与存储器的复杂度。 

选择数据包的长度(或所包含的取样的数目)时，必需保证两个数据包即足够供上述插入操作的需求，使得该插入装置的该存取率能够降低。在此实施例中，5个取样的数据包长度是符合需求的最小值。 

请参照回图3，该解展频装置302c接收及解展频上述第一插入取样 IS1₁～IS1_p、以及上述第二插入取样IS2₁～IS2_p，产生一第一解展信号DS₁及第二解展信号DS₂。该第一解展信号DS₁对应来自该第一路径的信号成分，该第二解展信号DS₂对应来自该第二路径的信号成分。该结合器303结合该第一及第二解展信号DS₁及DS₂而输出具有较佳信噪比的目标信号。其中，该解展频装置302c可包括至少一第一及第二解展器(de-spreader，未图标于图3中)，以分别解展频上述第一及第二插入取样；该第一及第二解展器分别使用一第一及第二解展型样(de-spread pattern)，以解展频上述第一及第二插入取样，该第二解展型样为该第一解展型样的一延迟版本。 

假设进行每次插入需要N个取样，则在一个片码(chip)期间，总共有N×path_num个取样，从该存储装置中被该插入装置所存取，其中path_num表示多重路径的数目。如果该存储装置的I/O(输入输出)接口的设计仅只能输出一个取样，则该存储装置的存储存取率会相当高。利用本发明提出的具有基于数据包架构(pack-based architecture)的存储装置，该插入装置的存储器存取率可从N×path_num×R_chip降低至2×path_num×R_chip；其中R_chip表示该CDMA系统的片码率(chip rate)。 

本发明已揭示若干较佳实施例如上，仅用于帮助了解本发明的实施，非用以限定本发明的精神，其专利保护范围当以权利要求及其等同领域而定，而熟悉此领域技艺者于领悟本发明的精神后，所作的更动润饰及等同的变化替换，仍不脱离本发明的技术范围。 

Claims (8)

1.一种码分多址联接系统的接收器，其接收一被传送通过一多重路径信道的信号，其中，所述接收器包括：

一取样装置，其对所述信号进行取样，而产生复数个多重路径取样；以及

一路径对准电路，其包括：

一存储装置，依取样的先后顺序将所述多重路径取样分成复数个多重路径数据包并储存所述多重路径数据包，而每一所述多重路径数据包具有既定数目的所述多重路径取样，其中所述存储装置在每一所述多重路径数据包的所述既定数目的所述多重路径取样都收集到时，才写入所述多重路径数据包至所述存储装置；

一插入装置，从所述存储装置读取所述多重路径数据包中的复数个数据包作为第一数据包且进行数据插入，以产生复数个第一插入取样；以及

一解展频装置，其接收及解展频所述第一插入取样。

2.如权利要求1所述的码分多址联接系统的接收器，其中，所述插入装置每一次从所述存储装置中读取两个连续的多重路径数据包，用以进行数据插入。

3.如权利要求1所述的码分多址联接系统的接收器，其中，所述存储装置以串行方式接收所述多重路径取样，而以一包接一包的方式输出所述多重路径数据包，以降低所述存储装置的存取率。

4.如权利要求1所述的码分多址联接系统的接收器，其中，所述取样装置利用低于所述解展频装置所需的一过取样率来进行取样，以降低所述存储装置所需的存储容量。

5.如权利要求4所述的码分多址联接系统的接收器，其中，所述插入装置产生具有高于所述多重路径取样的分辨率的所述第一插入取样，以在不降低效能表现的条件下，符合所述解展频装置的工作所需。

6.如权利要求1所述的码分多址联接系统的接收器，其中，所述插入装置还读取所述多重路径数据包中的复数个数据包作为第二数据包且进行数据插入，以产生复数个第二插入取样。

7.如权利要求6所述的码分多址联接系统的接收器，其中，所述解展频装置包括至少一第一解展器，其使用一第一解展型样以解展频所述第一插入取样；以及，一第二解展器，使用一第二解展型样以解展频所述第二插入取样，所述第二解展型样为所述第一解展型样的一延迟版本。

8.如权利要求7所述的码分多址联接系统的接收器，其中，所述接收器还包括一结合器，其用以结合经过解展频的所述第一及第二插入取样。

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