CN101106132A - 互补金属氧化物半导体器件 - Google Patents

Abstract

一种互补金属氧化物半导体器件，包括：半导体衬底；所述半导体衬底上的第一区域、第二区域；所述第一区域和第二区域之间的隔离区；贯穿所述第一区域、隔离区和第二区域的栅区；在所述栅区两侧的第一区域、第二区域中分别形成的源区和漏区。该互补金属氧化物半导体器件结构及形状能够提高晶片面积利用率。

Description

互补金属氧化物半导体器件

技术领域

本发明涉及半导体制造技术领域，特别涉及一种互补金属氧化物半导体器件。

背景技术

互补金属氧化物半导体器件是在同一集成电路上集成N型金属氧化物半导体晶体管(NMOS)和P型金属氧化物半导体晶体管(PMOS)的半导体器件。专利申请号为200410084052.8的中国专利公开了一种互补金属氧化物半导体器件。图1为该专利公开的互补金属氧化物半导体器件结构示意图。如图1所示，衬底100上形成有栅极140和170，在所述栅极140和170两边分别形成有源极120和漏极130，在所述栅极140和170与衬底100之间形成有介电层125和155。栅极140和170材料可以是多晶硅、金属、金属合金、金属硅化物。且由于栅极140和170分别构成NMOS和PMOS的栅极，栅极140材料不同于栅极170的材料。在该专利文件中公开的CMOS器件为双栅结构，NMOS与PMOS直线排列。整个CMOS俯视图形状为长条型。图2a～图2b为现有的长条型互补金属氧化物半导体器件结构剖面及俯视示意图。如图2a给所示，衬底100可以是P型衬底或N型衬底，在所述衬底100上形成N阱110a和P阱110b在所述N阱110a和P阱110b之间形成有隔离沟槽105，在所述沟槽105中填充有氧化物。在所述N阱110a和P阱110b的衬底上分别形成有栅极140和165，所述栅极材料可以是金属、金属硅化物、多晶硅。所述栅极140和170与衬底之间形成有栅氧125和155。在所述栅极140和170侧面形成有侧墙121，用来保护栅极。在栅极140两侧的衬底中形成有源极120和漏极130，在栅极170两侧衬底中形成有源极160和漏极150。图2b为其俯视图，如图2b所示，栅极140及其两侧的源极120及漏极130形成NMOS，栅极170及其两侧的源极150和160形成PMOS，NMOS及PMOS区域外的衬底上形成有隔离区105，连接孔185将上层的互连层与所述NMOS和PMOS连接在一起。

现有互补金属氧化物半导体器件的NMOS及PMOS呈直线排布形成长条型的CMOS器件，结构单一，在布局中不够灵活，若晶片上剩余面积为其他形状而不是长条型时，晶片上该部分由于不能放置现有CMOS器件而不得不浪费，从而不利于在晶片上布局及有效及合理利用晶片面积。

发明内容

本发明提供一种互补金属氧化物半导体器件，该互补金属氧化物半导体器件结构及形状能够提高晶片面积利用率。

本发明提供的一种互补金属氧化物半导体器件，包括：

半导体衬底；

所述半导体衬底上的第一区域、第二区域；

所述第一区域和第二区域之间的隔离区；

在所述半导体衬底上贯穿所述第一区域、隔离区和第二区域的栅区；

在所述栅区两侧的第一区域、第二区域中分别形成的源区和漏区。

所述栅区的宽度为2nm～200nm。

在所述第一区域和第二区域的源极和漏极之间分别形成有第一导电沟道和第二导电沟道。

所述第一导电沟道和第二导电沟道的宽度分别为5nm～500nm。

所述栅区材料为金属或全金属硅化物。

所述金属或全金属硅化物可以是钛、镍、钽、钨、氮化钽、氮化钨、氮化钛、硅化钛、硅化钨、硅化镍中的一种或其组合。

所述栅区与衬底之间形成有介质层。

所述介质层材料包括二氧化硅、氮氧硅化合物、碳氧硅化合物中的一种。

所述介质层的厚度为1nm～30nm。

所述隔离区可以是氧化硅。

在所述第一区域和第二区域上形成有绝缘层和互连层。

所述半导体衬底可以是N型衬底或P型衬底。

所述第一区域可以掺入N型杂质或P型杂质。

所述第二区域可以是N型掺杂或P型掺杂。

与现有技术相比，本发明具有以下优点：本发明中在第一区域形成PMOS，第二区域形成NMOS，所述NMOS与PMOS并排分布，且共用一个栅极，形成的CMOS呈方形分布，布局中能够和现有直线型排布方式的CMOS同时使用，布局更加灵活，能够提高晶片面积利用率。制造过程中，可以通过一道光刻工艺形成公共栅极，减少工艺步骤，缩短生产周期，降低生产成本。

附图说明

图1、图2a、图2b为现有互补金属氧化物半导体器件结构示意图；

图3a～图3d为根据本发明第一实施例的互补金属氧化物半导体器件结构示意图；

图4a～图4d为根据本发明第二实施例的互补金属氧化物半导体器件结构示意图；

图5a～图5d为根据本发明第三实施例的互补金属氧化物半导体器件结构示意图。

具体实施方式

下面结合附图对本发明的具体实施方式做详细的说明。

图3a～图3b为本发明器件的第一实施例的结构图。图3a为俯视图，图3b为图3a沿AA’的剖面图，图3c为沿BB’的剖面图，图3d为沿CC’的剖面图。

如图3a所示，在所述半导体衬底300上形成有第一区域310a和第二区域310b，和隔离区305。所述第一区域310a和第二区域310b并排分布，在所述半导体衬底300表面上的栅极340贯穿所述第一区域310a、第一区域和310a和第二区域310b之间的隔离区305、第二区域310b。所述第一区域310a可以掺入N型杂质或P型杂质以形成N阱或P阱，在本实施例中第一区域310a为P阱。所述第二区域310b可以掺入N型杂质或P型杂质以形成N阱或P阱，本实施例中第二区域310b为N阱。在所述栅极340两侧的第一区域310a中形成有源区320和漏区330。在所述栅极340两侧的第二区域310b中分别形成有源区350和漏区360。在所述第一区域310a和第二区域310b的源区和漏区上分别形成有连接孔361，所述隔离区305为氧化硅。

图3b为图3a沿AA’的剖面图。如图3b所示，半导体衬底300可以是P型衬底也可以是N型衬底。所述半导体衬底中的第一区域310a在本实施例中为P阱，在所述第一区域中形成有源极320和漏极330，所述源极320和漏极330中掺有N型杂质。在所述源极320和漏极330之间的第一区域310a上形成有介质层325，所述介质层材料包括二氧化硅、氮氧硅化合物、碳氧硅化合物中的一种，其述介质层的厚度为1nm～30nm。在所述介质层325上形成有栅极340，所述栅极340的宽度为2nm～200nm，其材料为金属或全金属硅化物，例如可以是钛、镍、钽、钨、氮化钽、氮化钨、氮化钛、硅化钛、硅化钨、硅化镍中的一种或其组合。在所述栅极340两侧形成有侧墙323，其材料可以是二氧化硅、氮化硅中的一种或其组合。在所述栅极340下面的第一区域310a中形成有第一导电沟道，本实施例中为P型第一导电沟道，所述第一导电沟道的宽度为5nm～500nm。在所述第一区域310a及栅极上还形成绝缘层及互连层(本附图中没有画出)，粘结层321a增加连接孔361(图3a中)中的金属与源漏之间的粘结力并减小接触电阻。

图3c为图3a沿BB’的剖面图。如图3c所示，半导体衬底300可以是P型衬底也可以是N型衬底。所述半导体衬底中的第二区域310b在本实施例中为N阱，在所述第二区域中形成有源极350和漏极360，所述源极350和漏极360中掺有P型杂质。在所述源极350和漏极360之间的第二区域310b上形成有介质层325，所述介质层材料包括二氧化硅、氮氧硅化合物、碳氧硅化合物中的一种，其述介质层的厚度为1nm～30nm。在所述介质层325上形成有栅极340，所述栅极340的宽度为2nm～200nm，其材料为金属或全金属硅化物，例如可以是钛、镍、钽、钨、氮化钽、氮化钨、氮化钛、硅化钛、硅化钨、硅化镍中的一种或其组合。在所述栅极340两侧形成有侧墙323，其材料可以是二氧化硅、氮化硅中的一种或其组合。在所述栅极340下面的第二区域310b中形成有第二导电沟道，本实施例中为N型导电沟道，所述导电沟道的宽度为5nm～500nm。在所述第二区域310b及栅极340上还形成绝缘层及互连层(本附图中没有画出)，粘结层321b增加连接孔361(图3a中)中的金属与源漏之间的粘结力并减小接触电阻。

图3d为图3a沿CC’的剖面图。如图3d所示，半导体衬底300有上第一区域310a和第二区域310b，所述第一区域310a和第二区域310b之间形成有隔离区305，所述隔离区305为氧化硅，所述源极320和350分别位于所述第一区域310a和第二区域310b中。

本发明中在第一区域形成PMOS，第二区域形成NMOS，所述NMOS与PMOS并排分布，且共用一个栅极340，形成的CMOS呈方形分布，布局中能够和现有直线型排布方式的CMOS同时使用，布局更加灵活，能够提高晶片面积利用率。制造过程中，可以通过一道光刻工艺形成公共栅极，减少工艺步骤，缩短生产周期，降低生产成本。

图4a～图4b为本发明器件的第二实施例的结构图。图4a为俯视图，图4b为图4a沿AA’的剖面图，图4c为沿BB’的剖面图，图4d为沿CC’的剖面图。

如图4a所示，在所述P型半导体衬底300上形成有第一区域310a和第二区域310b，和隔离区305。所述第一区域310a和第二区域310b并排分布，在所述半导体衬底300表面上的栅极340贯穿所述第一区域310a、第一区域310a和第二区域310b之间的隔离区305、第二区域310b。所述第一区域310a为衬底300的一部分，用作形成的PMOS的导电沟道。所述第二区域310b可以掺入N型杂质以形成N阱或P阱。在所述栅极340两侧的第一区域310a中形成有源区320和漏区330。在所述栅极340两侧的第二区域310b中分别形成有源区350和漏区360。在所述第一区域310a和第二区域310b的源区和漏区上分别形成有连接孔361，所述隔离区305为氧化硅。

图4b为图4a沿AA’的剖面图。如图3b所示，半导体衬底300为P型衬底。所述第一区域310a为半导体衬底中的一部分，用于形成PMOS的导电沟道，在所述第一区域中形成有源极320和漏极330，所述源极320和漏极330中掺有N型杂质。在所述源极320和漏极330之间的第一区域310a上形成有介质层325，所述介质层材料包括二氧化硅、氮氧硅化合物、碳氧硅化合物中的一种，其述介质层的厚度为1nm～30nm。在所述介质层325上形成有公共栅极340，所述栅极340的宽度为2nm～200nm，其材料为金属或全金属硅化物，例如可以是钛、镍、钽、钨、氮化钽、氮化钨、氮化钛、硅化钛、硅化钨、硅化镍中的一种或其组合。在所述栅极340两侧形成有侧墙323，其材料可以是二氧化硅、氮化硅中的一种或其组合。在所述栅极340下面的第一区域310a中形成有第一导电沟道，本实施例中为P型第一导电沟道，所述第一导电沟道的宽度为5nm～500nm。在所述第一区域310a及栅极上还形成绝缘层及互连层(本附图中没有画出)，粘结层321a增加连接孔361(图4a中)中的金属与源漏之间的粘结力并减小接触电阻。

图4c为图4a沿BB’的剖面图。如图4c所示，半导体衬底300为P型衬底。所述半导体衬底中的第二区域310b在本实施例中为N阱，在所述第二区域中形成有源极350和漏极360，所述源极350和漏极360中掺有P型杂质。在所述源极350和漏极360之间的第二区域310b上形成有介质层325，所述介质层材料包括二氧化硅、氮氧硅化合物、碳氧硅化合物中的一种，其述介质层的厚度为1nm～30nm。在所述介质层325上形成有栅极340，所述栅极340的宽度为2nm～200nm，其材料为金属或全全金属硅化物，例如可以是钛、镍、钽、钨、氮化钽、氮化钨、氮化钛、硅化钛、硅化钨、硅化镍中的一种或其组合。在所述栅极340两侧形成有侧墙323，其材料可以是二氧化硅、氮化硅中的一种或其组合。在所述栅极340下面的第二区域310b中形成有第二导电沟道，本实施例中为N型导电沟道，所述导电沟道的宽度为5nm～500nm。在所述第二区域310b及栅极上还形成绝缘层及互连层(本附图中没有画出)，粘结层321b增加连接孔361(图4a中)中的金属与源漏之间的粘结力并减小接触电阻。

图4d为图4a沿CC’的剖面图。如图3d所示，半导体衬底300有上第一区域310a和第二区域310b，所述第一区域310a和第二区域310b之间形成有隔离区305，所述隔离区305为氧化硅，所述源极320和350分别位于所述第一区域310a和第二区域310b中。

本发明中在第一区域形成PMOS，第二区域形成NMOS，所述NMOS与PMOS并排分布，且共用一个栅极340，形成的CMOS呈方形分布，布局中能够和现有直线型排布方式的CMOS同时使用，布局更加灵活，能够提高晶片面积利用率。制造过程中，可以通过一道光刻工艺形成公共栅极，减少工艺步骤，缩短生产周期，降低生产成本。

图5a～图5b为本发明器件的第三实施例的结构图。图5a为俯视图，图5b为图5a沿AA’的剖面图，图5c为沿BB’的剖面图，图5d为沿CC’的剖面图。

如图5a所示，在所述半导体衬底300上形成有第一区域310a和第二区域310b，和隔离区305。所述第一区域310a和第二区域310b并排分布，在所述半导体衬底300表面上的栅极340贯穿所述第一区域310a、第一区域310a和第二区域310b之间的隔离区305、第二区域310b。所述第一区域310a掺入P型杂质以形成P阱。所述第二区域310b为所述半导体衬底300的一部分，用以形成NMOS的导电沟道。在所述栅极340两侧的第一区域310a中形成有源区320和漏区330。在所述栅极340两侧的第二区域310b中分别形成有源区350和漏区360。在所述第一区域310a和第二区域310b的源区和漏区上分别形成有连接孔361，所述隔离区305为氧化硅。

图5b为图4a沿AA’的剖面图。如图5b所示，半导体衬底300为N型衬底。所述半导体衬底中的第一区域310a为P阱，在所述第一区域310a中形成有源极320和漏极330，所述源极320和漏极330中掺有N型杂质。在所述源极320和漏极330之间的第一区域310a上形成有介质层325，所述介质层材料包括二氧化硅、氮氧硅化合物、碳氧硅化合物中的一种，其述介质层的厚度为1nm～30nm。在所述介质层325上形成有栅极340，所述栅极340的宽度为2nm～200nm，其材料为金属或全金属硅化物，例如可以是钛、镍、钽、钨、氮化钽、氮化钨、氮化钛、硅化钛、硅化钨、硅化镍中的一种或其组合。在所述栅极340两侧形成有侧墙323，其材料可以是二氧化硅、氮化硅中的一种或其组合。在所述栅极340下面的第一区域310a中形成有第一导电沟道，本实施例中为P型第一导电沟道，所述第一导电沟道的宽度为5nm～500nm。在所述第一区域310a及栅极上还形成绝缘层及互连层(本附图中没有画出)，粘结层321a增加连接孔361(图5a中)中的金属与源漏之间的粘结力并减小接触电阻。

图5c为图4a沿BB’的剖面图。如图5c所示，半导体衬底300为N型衬底。所述半导体衬底中的第二区域310b为所述半导体衬底300的一部分，在所述第二区域310b中形成有源极350和漏极360，所述源极350和漏极360中掺有P型杂质。在所述源极350和漏极360之间的第二区域310b上形成有介质层325，所述介质层材料包括二氧化硅、氮氧硅化合物、碳氧硅化合物中的一种，其述介质层的厚度为1nm～30nm。在所述介质层325上形成有栅极340，所述栅极340的宽度为2nm～200nm，其材料为金属或全金属硅化物，例如可以是钛、镍、钽、钨、氮化钽、氮化钨、氮化钛、硅化钛、硅化钨、硅化镍中的一种或其组合。在所述栅极340两侧形成有侧墙323，其材料可以是二氧化硅、氮化硅中的一种或其组合。在所述栅极340下面的第二区域310b中形成有第二导电沟道，本实施例中为N型导电沟道，所述导电沟道的宽度为5nm～500nm。在所述第二区域310b及栅极上还形成绝缘层及互连层(本附图中没有画出)，粘结层321b增加连接孔361(图5a中)中的金属与源漏之间的粘结力并减小接触电阻。

图5d为图5a沿CC’的剖面图。如图5d所示，半导体衬底300有上第一区域310a和第二区域310b，所述第一区域310a和第二区域310b之间形成有隔离区305，所述隔离去305为氧化硅，所述源极320和350分别位于所述第一区域310a和第二区域310b中。

本发明中在第一区域形成PMOS，第二区域形成NMOS，所述NMOS与PMOS并排分布，且共用一个栅极340，形成的CMOS呈方形分布，布局中能够和现有直线型排布方式的CMOS同时使用，布局更加灵活，能够提高晶片面积利用率。制造过程中，可以通过一道光刻工艺形成公共栅极，减少工艺步骤，缩短生产周期，降低生产成本。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (14)

1.一种互补金属氧化物半导体器件，其特征在于包括：

半导体衬底；

所述半导体衬底上的第一区域、第二区域；

所述第一区域和第二区域之间的隔离区；

在所述半导体衬底上贯穿所述第一区域、隔离区和第二区域的栅区；

在所述栅区两侧的第一区域、第二区域中分别形成的源区和漏区。

2.如权利要求1所述的半导体器件，其特征在于：所述栅区的宽度为2nm～200nm。

3.如权利要求1所述的半导体器件，其特征在于：在所述第一区域和第二区域的源极和漏极之间分别形成有第一导电沟道和第二导电沟道。

4.如权利要求3所述的半导体器件，其特征在于：所述第一导电沟道和第二导电沟道的宽度分别为5nm～500nm。

5.如权利要求1所述的半导体器件，其特征在于：所述栅区材料为金属或全金属硅化物。

6.如权利要求5所述的半导体器件，其特征在于：所述金属或全金属硅化物可以是钛、镍、钽、钨、氮化钽、氮化钨、氮化钛、硅化钛、硅化钨、硅化镍中的一种或其组合。

7.如权利要求1所述的半导体器件，其特征在于：所述栅区与衬底之间形成有介质层。

8.如权利要求7所述的半导体器件，其特征在于：所述介质层材料包括二氧化硅、氮氧硅化合物、碳氧硅化合物中的一种。

9.如权利要求7或8所述的半导体器件，其特征在于：所述介质层的厚度为1nm～30nm。

10.如权利要求1所述的半导体器件，其特征在于：所述隔离区可以是氧化硅。

11.如权利要求1所述的半导体器件，其特征在于：在所述第一区域和第二区域上形成有绝缘层和互连层。

12.如权利要求1所述的半导体器件，其特征在于：所述半导体衬底可以是N型衬底或P型衬底。

13.如权利要求1所述的半导体器件，其特征在于：所述第一区域可以掺入N型杂质或P型杂质。

14.如权利要求1所述的半导体器件，其特征在于：所述第二区域可以是N型掺杂或P型掺杂。

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