CN101102138A - 一种阵列信号处理系统的信号源产生装置和方法 - Google Patents

Abstract

一种阵列信号处理系统的信号源产生装置和方法，可以提高阵列信号处理系统中频和基带部分开发和调试效率。装置包括逻辑控制单元，与之相连的数据表、多路DAC输出单元、参数显示单元、参数设置单元。方法则是逻辑控制单元根据参数设置，从数据表中读取数据，经过多路DAC输出单元，输出可以模拟具有设置参数特性的阵列接收中频信号，提供给阵列信号处理系统作为信号源，同时这些参数在参数显示单元显示。

Description

一种阵列信号处理系统的信号源产生装置和方法

技术领域

本发明涉及阵列信号处理系统的中频变频和基带处理部分的信号源，该信号源输出可以模拟阵列接收中频信号。

技术背景

阵列信号处理系统在通信、雷达中广泛应用，其处理的对象是通过阵列天线接收的信号。阵列系统按照信号流程，包括天线、射频信道、中频变频、基带处理几个部分，即信号首先由阵列天线接收，然后经过射频信道一次变频，接着是中频二次变频，最后是基带处理。中频变频和基带处理往往是在一起的，在开发和调试这个部分的时候，需要为该系统提供一个信号源。

根据阵列信号处理理论，假设空间存在来自不同方向但调制方式相同的J个信号s₀(t)、s₁(t)、...、s_J-1(t)，对于M个阵元的均匀线阵阵列天线，其每个阵元接收信号经过阵列天线和射频信道后，输出中频信号可以表示为

$\left\{\begin{array}{c}{y}_0\left(t\right)=s_0\left(t\right)+s_1\left(t\right)+\·\·\·+s_{J-1}\left(t\right)\\ y_1\left(t\right)=s_0(t-{\mathrm{\τ}}_0)+s_1(t-{\mathrm{\τ}}_1)+\·\·\·+s_{J-1}(t-{\mathrm{\τ}}_{J-1})\\ \·\·\·\·\·\·\\ y_{M-1}\left(t\right)=s_0(t-{\mathrm{M\τ}}_0+{\mathrm{\τ}}_0)+s_1(t-{\mathrm{M\τ}}_1+{\mathrm{\τ}}_1)+\·\·\·+s_{J-1}(t-{\mathrm{M\τ}}_{J-1}+{\mathrm{\τ}}_{J-1})\end{array}\right.$

其中，τ₀、τ₁、…、τ_J-1分别是信号s₀(t)、s₁(t)、...、s_J-1(t)在相邻阵元间的相对延时，决定于阵列结构和信号DOA(波达方向)。由于阵列结构是已知的，所以，延时τ和信号s(t)的DOA之间就具有一一对应关系。所谓信号源，就是一个能够提供M路输出信号的装置，各路信号分别对应一个阵元接收的中频信号，这M路信号即为y₀(t)、y₁(t)、…、y_M-1(t)。

以往的方法是利用已有的阵列天线和射频信道设备，从无线信道中接收信标发射的信号，从而作为信号源传输给中频变频和基带处理系统。这样的方法，一方面需要首先完成阵列天线和射频信道部分，无法同步进行系统设计；另一方面，由于需要设计多个信标机，显然成本较高；此外，即使有了阵列天线、射频信道和信标机，调试也必须在室外进行，很不方便。

发明内容

本发明目的，就是设计一种简单的信号源，信号源输出可以模拟阵列天线和射频信道的输出中频信号，从而使中频变频和基带处理系统开发和调试脱离阵列天线和射频信道，提高整个阵列信号处理系统开发的效率。

一种阵列信号处理系统的信号源产生装置，包括：参数设置单元(5)，与逻辑控制单元(2)相连，输出传递给逻辑控制单元(2)，用于设置阵列接收的每个信号DOA(波达方向)，并以二进制编码方式传递给逻辑控制单元(2)；参数显示单元(4)，与逻辑控制单元(2)相连，输入来自逻辑控制单元(2)，由多个独立显示模块构成，每个显示模块显示一个信号的DOA值；数据表(1)，与逻辑控制单元(2)相连，输入来自逻辑控制(2)单元，输出传递给逻辑控制单元(2)，由多个独立数据存储空间组成，每个空间的数据代表一个信号的一段中频信号采样，基带数据则为短周期PN(伪随机)码，不同信号采用不同PN码，但这些PN码周期相同，这段中频信号数据长度等于基带PN码的一个周期；多路DAC输出单元(3)，与逻辑控制单元(2)相连，输入来自逻辑控制单元(2)，由多个独立DAC构成，每路输出信号模拟一个阵元接收中频信号；逻辑控制单元(2)，分别同参数设置单元(5)、参数显示单元(4)、数据表(1)、多路DAC输出单元(3)，用于整个装置的各个部分信息传输控制。

一种阵列信号处理系统的信号源产生方法，包括以下步骤：(L1)人工通过参数设置单元(5)，设置各个信号DOA参数，参数设置单元(5)产生一个二进制编码；(L2)逻辑控制单元(2)从参数设置单元(5)获取包含信号参数的二进制编码；(L3)逻辑控制单元(2)根据从参数设置单元(5)获取的二进制编码信息，译码得到各个信号DOA的值，并输出给显示模块显示，显示模块显示信号DOA值；(L4)逻辑控制单元(2)根据从参数设置单元(5)获取的二进制编码信息，计算各个信号在相邻阵元的相对延时和起始地址差，并根据起始地址差从数据表中取数据，再把从数据表中不同存储单元取的数据相加；(L5)逻辑控制单元(2)把相加后的数据输出给DAC，DAC则输出时域连续信号。

方法中(L4)步骤进一步包括以下步骤：(a)逻辑控制单元(2)从参数设置单元(5)获取二进制编码后，分析该二进制编码，判断是否信号存在，如果存在，计算其相邻阵元间的相对延时，不存在则不作处理；(b)根据各个存在的信号相对延时，计算各个信号在存储空间相邻行取数的初始地址差；(c)根据信号初始地址差，同时从存储空间每行取一个数，并把每个存储空间相同行所取的数相加。

附图说明

图1是信号源产生装置结构框图；

图2是参数设置单元(5)产生的二进制码结构图；

图3是数据表(1)的结构图；

图4是显示单元(4)结构框图；

图5是多路DAC输出单元(3)结构框图。

图6是信号源产生方法的流程图；

图7是逻辑控制单元(2)中(L3)步骤的软件流程图；

图8是逻辑控制单元(2)中(L4)和(L5)步骤的软件流程图。

具体实施方式

信号源产生装置包括数据表(1)，逻辑控制单元(2)，多路DAC输出单元(3)，数据显示单元(4)，参数设置单元(5)，其中，逻辑控制单元(2)是核心，其他所有单元都是同他相连接，如图1所示。具体实施时，考虑阵列系统有M个阵元，是均匀线阵，阵元间距等于半个波长，同时，来自不同方向的信号个数为J，分别为s₀(t)，s₁(t)，...，s_J-1(t)。正如技术背景中所述，信号源输出的信号y₀(t)、y₁(t)、…、y_M-1(t)就是所有这J个信号的叠加。由于是线阵，信号DOA只需要考虑0°～180°。

对于参数设置单元(5)，他的功能是定义空间J个信号的DOA。这些参数，可以通过一个长度为P×J的二进制码进行描述，如图2所示。该码包括J个部分，每个部分长度都是P，而且，每个部分就对应一个信号s(t)的参数。以第1段数据为例，比特a₀ ¹，a₁ ¹，...，a_P-1 ¹代表了对信号s₁(t)参数定义。比特a₀ ¹为0，表明s₁(t)不存在，其后的各个比特没有意义，比特a₀ ¹为1，表明s₁(t)存在，其后各个比特定义s₁(t)的DOA值。比特a₁ ¹，...，a_P-1 ¹共P-1个比特代表信号DOA值，一种简单的具体编码方式就是线性编码，即所有P-1个比特组成的二进制数大小与角度大小成正比，比如比特全为0对应信号DOA为0°，全为1对应180°。由此，参数设置单元(5)通过P×J个比特的编码完成J个信号的参数定义。从物理实现上，可以采样简单的拨键开关，或者键盘。工作时，由人工通过物理硬件输入产生这个编码。

数据表(1)是由J个存储空间构成，每个存储空间里面存放着一个信号的一段数据，即第0个存储空间对应信号s₀(t)，第1个存储空间对应信号s₁(t)，...，如图3所示。图中首行和首列为序号，其他是数据表(1)中的数据。对于每个存储空间，又是由相同的M个数据段构成，每个数据段有N个数据。数据段的产生方法，以信号s₁(t)对应数据x₀ ¹x₁ ¹...x_N-1 ¹为例进行说明，并假设s₁(t)是BPSK(二进制相移键控)调制。首先，选择一段周期较短的PN码作为基带信号c₁(t)，周期长度为T，并对这一长度为T的PN码进行BPSK调制，得到长度为T的已调中频信号s₁(t)＝c₁(t)cosωt，其中ω是载波角频率。接着，对s₁(t)按照等间隔采样N个点，这些采样点的值就是x₀ ¹、x₁ ¹、...、x_N-1 ¹。不同的信号，基带PN码周期相同但数据不同，从而可以保证s₀(t)，s₁(t)，...，s_J-1(t)间是不相干的。每个存储空间由M行相同数据段构成，这是因为信号源的输出是M路输出，而且每一路都包含相同的信号，只是信号间有延时，这就要求在逻辑控制单元(2)从数据表(1)中读数时，要同时读取M个同一个数据段的数据，即存在M个可以同时被访问的相同数据段。数据表(1)物理实现可以由ROM(只读存储器)构成。

参数显示单元(4)如图4所示，由J个独立显示模块构成，每个显示模块显示一个信号的DOA值。如果该信号不存在，则对应显示模块不显示任何信息。参数显示模块可以用数码管或者液晶实现。

多路DAC输出单元(3)如图5所示，由M路独立的DAC组成。每路DAC的输入是一个阵元接收中频信号的采样，而输出则是该中频信号的时域连续信号。

信号源产生的方法，是在上述信号源产生装置这个平台上完成的，其实现步骤如图6所示。在所有步骤中，除了(L1)外，都是由逻辑控制单元(2)软件完成。逻辑控制单元(2)连接着其他各个单元，完成了这些单元间的数据传递。物理实现上，逻辑控制单元(2)可以采用FPGA(现场可编程逻辑门阵列)实现，也可以采用DSP(数字信号处理器)实现。

方法步骤(L1)由人工在参数设置单元(5)上设置哪些信号存在，存在的信号其DOA是多少，而这些设置由参数设置单元(5)产生一个二进制编码a₀ ⁰…a_P-1 ^J-1。

方法步骤(L2)则是逻辑控制单元(2)从参数设置单元(5)读取二进制编码a₀ ⁰…a_P-1 ^J-1。

方法步骤(L3)就是根据前文所述的编码方式，逻辑控制单元(2)由a₀ ⁰…a_P-1 ^J-1得到每个信号DOA参数并输出，其软件流程图如图7所示。

方法步骤(L4)和(L5)，其软件流程如图8所示。根据技术背景中的介绍，逻辑控制单元(2)需要产生M路数据，每路数据代表一个阵元接收的中频信号的采样数据，即y₀(t)、y₁(t)、...、y_M-1(t)的采样数据，采样周期T_s即为逻辑控制单元(2)从存储空间取一次数的时间。而每路信号又同时由J个信号s₀(t)、s₁(t)、...、s_J-1(t)相加而成，各路间只是信号具有相对延时。为了描述方便，假设参数设置时，空间只有一个信号s₀(t)。逻辑控制单元(2)首先根据参数设置单元(5)的二进制码，确定仅s₀(t)存在，并且由a₁ ⁰a₂ ⁰…a_P-1 ⁰得到了DOA参数的二进制编码，从而确定了DOA的值。而DOA的值和阵元接收信号的相对延时τ₀是一一对应的，从而逻辑控制单元(2)就可以得到参数τ₀。接下来考虑数据表(1)结构图3，在只有一个信号s₀(t)时，逻辑控制单元(2)只需要在第0个存储空间取数据。其中，第0个阵元信号y₀(t)从第0行取，第1个阵元信号y₁(t)从第1行取，依此类推。各行数据是同时取的，即t＝T_s时刻，各行同时取第一个数据，作为对应阵元中频信号的第一个采样数据，t＝2T_s时刻，各行又同时取第二个数，这个数是每行紧接在第一个被取数后的那个数据，作为对应阵元中频信号的第二个采样数据，由此一直进行下去。如果一行数据取完，则从该行首个数据重新开始。在对每行数据取数时，起始地址是不同的，正是起始地址的不同，对应了延时τ₀。由于每次取数周期为T_s，这就意味着相邻两个行如果起始地址相差n，相对延时则为τ₀＝nT_s。比如，如果第0行取数x₀ ⁰、x₁ ⁰、x₂ ⁰、...，第1行取数x₂ ⁰、x₃ ⁰、x₄ ⁰、...，第M-1行取数x_2M-2 ⁰、x_2M-1 ⁰、x_2M ⁰、...，此时由于相邻两行取数起始地址相差2，则τ₀＝2T_s。由于T_s在系统设计时是已知的，所以，只要逻辑控制单元(2)知道了τ₀参数，就可以得到相邻两行读数的起始地址差。同样的原理，在存在多个信号时，对于每个信号s₀(t)、s₁(t)、...、s_J-1(t)，分别在第0个到第J个存储空间取数据，并相加。逻辑控制单元(2)首先由参数设置单元(5)确定的二进制码得到各个信号的DOA，然后得到参数τ₀、τ₁、…、τ_J-1，进而可以确定每个存储单元取数时，相邻行的起始地址差。最后把不同存储单元相同行取得的数据相加，作为该行对应阵元接收中频信号的采样值。比如，空间有两个信号s₀(t)和s₁(t)，则分别在第0个存储空间和第1个存储空间取数据。假设第0个存储空间第0行取数x₀ ⁰、x₁ ⁰·、x₂ ⁰、...，第1行取数x₂ ⁰、x₃ ⁰、x₄ ⁰、...，第M-1行取数x_2M-2 ⁰、x_2M-1 ⁰、x_2M ⁰、...，而第1个存储空间第0行取数x₀ ¹、x₁ ¹、x₂ ¹、...，第1行取数x₁ ¹、x₂ ¹、x₃ ¹、...，第M-1行取数x_M-1 ¹、x_M ¹、x_M+1 ¹、...，则第0个阵元对应的中频信号y₀(t)的采样序列为(x₀ ⁰+x₀ ¹)、(x₁ ⁰+x₁ ¹)、(x₂ ⁰+x₂ ¹)、...，第1个阵元对应的中频信号y₁(t)的采样序列为(x₂ ⁰+x₁ ¹)、(x₃ ⁰+x₂ ¹)·、(x₄ ⁰+x₃ ¹)、...，第M-1个阵元对应的中频信号y_M-1(t)的采样序列为(x_2M-2 ⁰+x_M-1 ¹)、(x_2M-1 ⁰+x_M ¹)、(x_2M ⁰+x_M+1 ¹)、...。

方法步骤(L5)是逻辑控制单元(2)把M路中频采样序列输出给DAC。在逻辑控制单元(2)完成对数据表(1)读数和相加功能后，得到了每个阵元的中频信号的离散采样值，而只有把这些离散采样值通过DAC，才能得到连续的时域连续波形的y₀(t)、y₁(t)、...、y_M-1(t)。这M路时域波形就是信号源的最终输出信号，用于中频变频和基带处理的阵列信号处理系统。

Claims (8)

1、一种阵列信号处理系统的信号源产生装置，包括：

参数设置单元，与逻辑控制单元相连，输出传递给逻辑控制单元；

参数显示单元，与逻辑控制单元相连，输入来自逻辑控制单元；

数据表，与逻辑控制单元相连，输入来自逻辑控制单元，输出传递给逻辑控制单元；

多路DAC输出单元，与逻辑控制单元相连，输入来自逻辑控制单元；

逻辑控制单元，分别同参数设置单元、参数显示单元、数据表、多路DAC输出单元，用于整个装置的各个部分信息传输控制。

2、根据权利要求1所述装置，其特征在于：参数设置单元设置阵列接收的每个信号DOA，并以二进制编码方式传递给逻辑控制单元。

3、根据权利要求1所述装置，其特征在于：参数显示单元由多个独立显示模块构成，每个显示模块显示一个信号的DOA值。

4、根据权利要求1所述装置，其特征在于：多路DAC输出单元由多个独立DAC构成，每路输出信号模拟一个阵元接收中频信号。

5、根据权利要求1所述装置，其特征在于：数据表由多个独立数据存储空间组成，每个空间的数据代表一个信号的一段中频信号采样，基带数据则为短周期PN(伪随机)码，不同信号采用不同PN码，但这些PN码周期相同，这段中频信号数据长度等于基带PN码的一个周期。

6、一种阵列信号处理系统的信号源产生方法，包括以下步骤：

(L1)人工通过参数设置单元，设置各个信号DOA参数，参数设置单元产生一个二进制编码；

(L2)逻辑控制单元从参数设置单元获取包含信号参数的二进制编码；

(L3)逻辑控制单元根据从参数设置单元获取的二进制编码信息，译码得到各个信号DOA的值，并输出给显示模块显示，显示模块显示信号DOA值；

(L4)逻辑控制单元根据从参数设置单元获取的二进制编码信息，计算各个信号在相邻阵元的相对延时和起始地址差，并根据起始地址差从数据表中取数据，再把从数据表中不同存储单元取的数据相加；(L5)逻辑控制单元把相加后的数据输出给DAC，DAC则输出时域连续信号。

7、根据权利要求6所述方法，其(L3)步骤特征在于：逻辑控制单元获取参数设置单元的二进制编码后，根据该二进制编码确定各个信号是否存，只有存在的信号，才进行DOA参数译码，并通过对应显示模块显示DOA参数，而不存在的信号，对应显示模块不显示任何信息。

8、根据权利要求6所述方法，其(L4)步骤进一步包括以下步骤：

(a)逻辑控制单元从参数设置单元获取二进制编码后，分析该二进制编码，判断是否信号存在，如果存在，计算其相邻阵元间的相对延时，不存在则不作处理；

(b)根据各个存在的信号相对延时，计算各个信号在存储空间相邻行取数的初始地址差；

(c)根据信号初始地址差，同时从存储空间每行取一个数，并把每个存储空间相同行所取的数相加。

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