CN101013928A - 实现伪线仿真线路故障检测的装置及方法 - Google Patents

Abstract

本发明提供了一种伪线仿真线路故障检测的装置，包括抖动缓冲存储器、抖动缓存读写指针控制电路、抖动缓存状态判决电路、序列号合法性分析电路。本发明还提供了一种实现伪线仿真线路故障检测的方法，包括：获取抖动缓冲存储器的存储状态，及所述抖动缓冲存储器中存储的数据包的数量，当所述抖动缓冲存储器的存储容量达到或小于一临界值时，则判决TDM伪线发生故障。本发明还提供了另一种实现伪线仿真线路故障检测的方法，包括：检测抖动缓冲存储器接收到的数据包的序列号，当所述序列号非连续，则判决伪线发生故障。采用本发明的故障检测方法缩短了故障检测时间，进而提高故障修复速度，缩短了通信链路的业务中断时间，并且减轻了CPU的负担。

Description

实现伪线仿真线路故障检测的装置及方法

技术领域

本发明涉及链路故障检测技术，特别是实现伪线仿真线路故障检测的装置及方法。

背景技术

传统的电信运营商为用户提供的E1(欧洲准同步数字系列一次基群)或者T1(北美、日本准同步数字系列一次基群)专线租用业务是一种典型的时分复用(TDM)专线业务，其大致的业务应用模型如图1所示，图中的ADM为分插多路复用器，用户经TDM专线，通过ADM接入到运营商布设的同步光纤网络/同步数字系列(SONET/SDH)同步传输网络中，所述SONET/SDH承载来自各个不同用户的TDM专线业务数据。

而随着对电信服务领域的开放，新的运营商进入该领域，他们尝试采用新的网络技术来提供类似的业务功能与传统运营商进行业务竞争。其中，端到端伪线仿真(PWE3)技术是可以在包交换网络(PSN)上以电路特性仿真的方式提供帧中继、ATM、以太网等业务。作为包交换网络的一种，城域以太网是一种从以太网技术发展起来的城域网络技术，新的运营商正试图通过PWE3伪线仿真技术在城域以太网上提供传统电信运营商所提供的诸如帧中继、ATM、TDM专线等业务功能。

TDM伪线仿真技术就是这样一种替代传统SDH/PDH业务的技术，它可以使新运营商依托其城域以太网为用户提供TDM专线业务，即承载TDM专线业务的骨干网络不再是传统的SONET/SDH同步传输网络，而是城域以太网络。其中，TDM伪线仿真方式传送TDM专线业务数据的功能示意图如图2所示，在城域网络中，通过在PSN隧道内部建立TDM伪线的方式来传送TDM专线业务数据，使不同的TDM专线的用户也能够通过包交换网络实现彼此的互连互通，通过包交换网络的伪线技术替代原有SONET/SDH网络的TDM业务传输功能。

在TDM伪线仿真技术的业务通信过程中，当TDM伪线(PW)发生故障时将导致通信业务发生中断，通信数据会丢失。因此，对于TDM伪线的运行状态进行实时监测以获得故障快速感知，能够有利于通信系统在发生线路故障时及时发现问题并作出相应的补救措施。

目前已有的TDM伪线故障感知方法有以下几种：多协议标签交换标签交换路径(MPLS LSP)Ping方式检测、双向转发检测(BFD)及MPLS运行与管理(MPLS-OAM)方式监测。这些检测方法的原理都是由位于TDM伪线一端的设备向对端设备周期性的发送一些带有特殊标识的数据报文，也可能需要对端设备在必要时回复特定的应答报文，从而对TDM伪线的连通性和故障情况进行周期性的测试和检查。当TDM伪线一端的设备在协议约定的时间周期内没有收到对端设备发来的TDM伪线链路状态检查报文或者没有收到期望的应答报文，就认为链路状态出现了故障。

然而，以上几种伪线故障检测技术都有一个共同的缺点就是故障感知速度较慢。以上的伪线故障检测技术是通过构造链路状态控制检测协议报文并周期性的从TDM伪线一端的设备发往另外一端，在另外一端对收到的控制检测报文进行时间戳和地址的分析从而完成伪线故障感知。由于构造和分析链路状态控制检测协议报文的任务由设备中的处理器(CPU)来完成，如果试图缩短故障检测时间，必然要提高周期性检测报文发送速度，这将极大的增加处理器的负担，导致这种周期性的检测报文不能发送的太频繁，故障感知速度慢，因此TDM伪线仿真技术的故障感知速度通常是秒级的，故障感知速度较慢。

发明内容

有鉴于此，本发明的实施例的目的在于提供实现伪线仿真线路故障检测的方法及装置，用于实现伪线故障的快速检测。

本发明的实施例提供了一种实现伪线仿真线路故障检测的装置，包括：

抖动缓冲存储器，用于存储接收到的数据包；

抖动缓存状态判决电路，用于获取所述抖动缓冲存储器的存储状态，及所述抖动缓冲存储器中存储的数据包的数量，并根据所述抖动缓冲存储器的存储容量判决是否发生线路故障。

本发明还提供了一种实现伪线仿真线路故障检测的方法，包括：获取抖动缓冲存储器的存储状态，及所述抖动缓冲存储器中存储的数据包的数量，当所述抖动缓冲存储器的存储容量达到或小于一临界值时，则判决TDM伪线发生故障。

本发明还提供了一种实现伪线仿真线路故障检测的方法，包括：检测抖动缓冲存储器接收到的数据包的序列号，当所述序列号非连续，则判决伪线发生故障。

本发明的实施例通过在TDM伪线的包交换网络出口侧设备侧设置抖动缓冲存储器，用于缓存从网络侧接收到的数据包，当数据包的接收发生中断，或数据包的序列号发生跳变，表明TDM伪线的链路发生故障，从而能够快速感知线路故障并上报系统处理，系统通过链路倒换等方式，使中断的业务得以快速恢复。采用本发明的实施例的故障检测方法，检测时间通常为毫秒级，相对于现有技术，极大的缩短了故障检测时间，进而提高故障修复速度，缩短了通信链路的业务中断时间。

附图说明

图1为现有技术中TDM专线业务的业务应用模型示意图；

图2为现有技术中TDM伪线仿真方式传送TDM专线业务数据的功能示意图；

图3为本发明的实施例的实现原理图；

图4为本发明的实施例中实现伪线仿真线路故障检测的装置结构图；

图5为本发明的实施例中进行伪线仿真线路故障检测的方法流程图；

图6为本发明的实施例中进行伪线仿真线路故障检测的另一个方法的流程图。

具体实施方式

为使本发明的实施例的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。

本发明的实施例通过在TDM伪线的包交换网络出口侧设备侧设置抖动缓冲存储器，用于缓存从网络侧接收到的数据包，当数据包的接收发生中断，或数据包的序列号发生跳变，表明TDM伪线的链路发生故障，从而能够快速感知线路故障并上报系统处理，系统通过链路倒换等方式，使中断的业务得以快速恢复。采用本发明实施例的故障检测方法，检测时间通常为毫秒级，相对于现有技术，极大的缩短了故障检测时间，并且该方法不需要CPU另外构造检测协议报文，减轻了CPU的工作负担。

实现本发明实施例的原理在于：如图3的伪线业务模型所示，其中，将网络划分为用户网络和运营商网络两部分，运营商将自己的网络与用户设备相连接，为用户提供网络服务。运营商边缘(PE)连接了运营商网络部分和用户网络部分，PE_a为运营商网络边缘的设备A，通常属于运营商，PE b为运营商网络边缘的设备B，通常属于运营商。

在图3所示的网络模型中，当TDM用户专线业务正常运行时，在用户租用的TDM专线上始终有不间断的恒定速率比特流存在。TDM伪线仿真技术使用包交换网络代替传统的SONET/SDH传输网络，为用户A和用户B提供TDM专线业务。在用户A与PE_a之间以及用户B与PE_b之间的TDM用户专线上有恒定比特TDM数据流通过，这一点与使用SONET/SDH网络是一致的。但是在连接PE_a和PE_b的包交换网络上，就不存在不间断的恒定比特流了。数据将被封装在一个个的数据包中进行投递，每个数据包有相应的序列号，以便在接收端按照该序列号重组数据包，并根据数据包重建TDM恒定比特流，在不同的数据包之间存在投递间歇，这是包交换网络的传送特点。

在图3中，在TDM专线业务正常运行的状态下，数据从用户A送到用户B的过程如下：用户A以恒定比特速率不间断的通过TDM用户专线向PE_a发送数据流，数据流达到PE_a时被封装在固定长度的数据包里面，通过包交换网络PE_a将数据包按照相应的包交换路径投递给PE_b。由于包交换网络是面向无连接的，即发送地址和接收地址相同的数据包，其传送路径有可能不同，因为网络节点是针对单个数据包进行路由。这就导致不同的数据包在先后到达PE_b后，其到达PE_b的时间间隔本应大致相等，但是因为受到包交换网络中间节点处理延时或传送路径长度不等，以及网络冗塞情况的影响，这种间隔也会略有变化，这种数据包到达时间间隔的微小变化称为数据包的抖动。有时，后发送的数据包甚至可能会先到达接收端。数据包到达PE_b后将被重新还原成恒定比特的TDM数据流，再通过PE_b经TDM用户专线不间断的发送给用户B。

由于PE_a不断地收到用户A以恒定速率发送来的数据流，因此PE_a也可以匀速地向PE_b发送长度固定的数据包，但这些数据包在包交换网络中传送时可能会有微小的时间间隔差异。这些数据包被传送到PE_b，PE_b再将这些数据包按照其序列号顺序排列好，并恢复成恒定比特的数据流。当PE_a到PE_b之间的包交换网络出现故障不能正确传送数据包时，处于PE_b位置的设备在故障发生后很短的时间内，就会因为不能收到正确的数据包而感知这种线路故障的存在，该时间间隔为毫秒级，远低于现有技术检测线路故障的时间，而本发明的实施例就是基于这个原理来实现快速故障感知的。

因为TDM专线业务本身是一种不间断的恒定比特数据流业务，无论作为信源的用户A有无信息发给用户B，TDM用户专线始终维持有恒定比特流存在，因此PE_a在正常情况下一定会周期性的发送数据包给PE_b，只要在PE_b以某种装置对没有收到预期数据包的状态进行感知就能判断出链路可能存在的故障状态。

图4为本发明的实施例中实现伪线仿真线路故障检测的装置结构图，该装置可以设置于TDM伪线的包交换网络出口侧的设备中，例如在图3中，PE_a向PE_b发送数据时，则该装置设置于PE_b中，反之则设置PE_a中，该装置具体包括：

抖动缓冲存储器41，用于存储接收到的数据包。该存储器为图4所示检测装置的核心部件，基于前述的实现原理来对线路故障进行检测。一方面，它对接收到的数据包进行缓冲，在一侧接收骨干网络发送来的数据包并保存，由于包交换网络的固有特点，每个数据包经过包交换网络传送的延迟可能是不稳定的，到达抖动缓冲存储器41的速度也可能忽快忽慢，抖动缓冲存储器41的作用类似一个蓄水池，在一侧接收这些变速到达的数据包，在另一侧，包数据变换模块匀速地从抖动缓冲存储器41中读取数据包，换句话说，抖动缓冲存储器41作为一个蓄水池，变速接收数据包，并将接收到的数据包匀速发送出去；另一方面，当包交换网络发生传输故障，导致数据包延迟较大，抖动缓冲存储器41在一段时间内没有接收到数据包，而由于包数据交换模块匀速地持续从抖动缓冲存储器41取走数据包，此时，就会导致抖动缓冲存储器41中的数据包越来越少，当抖动缓冲存储器41的存储容量小于一临界值，则表明网络链路发生故障。所述临界值的设定根据不同的网络环境和应用场景，在本实施例中，可以设置为1/4满或为空，即当抖动缓冲存储器41达到1/4满或为空时，就可断言网络链路发生了故障。另外，在本发明的实施例中，获取抖动缓冲存储器41的存储容量的方法有两种，一种是根据抖动缓冲存储器的读写指针的位置，用读指针减去写指针，就为存储的数据包的数量，即抖动缓冲存储器41的存储容量；另一种方式是在抖动缓冲存储器中设置标志位寄存器，专门用于保存抖动缓冲存储器的存储状态，如1/4满、1/2满，或为空等等，根据该存储状态，也能获得抖动缓冲存储器41的存储容量。

抖动缓存读写指针控制电路42，用于控制所述抖动缓冲存储器41的读指针和写指针的位置偏移，将读指针和写指针的位置参数及抖动缓冲存储器的存储状态发送给所述抖动缓存状态判决电路。所述抖动缓冲存储器41以队列的形式实现，其存储特点是先进先出，即先被存储进来的数据包先被读取。数据包在进入抖动缓冲存储器41后，以链表的形式存放，读指针指向当前等待读出的数据包，写指针指向可以存放新到来数据包的存储单元。所述抖动缓存读写指针控制电路42实现对读指针和写指针的位置控制，当一个新的数据包被存入抖动缓冲存储器41后，抖动缓存读写指针控制电路42控制写指针移动一个存储单元，指向下一个为空的存储单元，当一个数据包被读取，抖动缓存读写指针控制电路42控制读指针移动一个存储单元，指向下一个待读取的数据包。

抖动缓存状态判决电路43，用于通过所述抖动缓存读写指针控制电路42获得所述读指针和写指针的位置参数及抖动缓冲存储器的存储状态，并根据所述存储状态判决是否发生线路故障。通过读指针和写指针的位置参数，能够获知抖动缓冲存储器41的存储容量，有多少存储单元已被占用，有多少存储单元为空，通过简单的除法运算，就能得出抖动缓冲存储器41的存储单元的占用比例。当该比例达到所述一临界值时，表明链路故障，抖动缓存状态判决电路43会立即向中央处理器发送中断信号。举例来说，当所述已临界值设置为1/4满时，如果抖动缓存状态判决电路43检测到所述占用比例达到1/4，则向中央处理器发送中断信号；当所述一临界值设置为空时，如果抖动缓存状态判决电路43检测到读指针和写指针重合，就会发送中断信号。另一种方式是通过抖动缓冲存储器中的标志位寄存器，读取该寄存器中的存储状态，能够直接获得抖动缓冲存储器的存储容量，如1/4满或为空。

序列号合法性分析电路44，用于根据所述抖动缓冲存储器41中存储的数据包的序列号的合法性判决是否发生线路故障。该部件是采用检测数据包序列号合法性方式来进行故障检测，因为通过前述原理分析可以获知，当包交换网络发生故障时，有时会丢失数据包，或者一些数据包延时较大，其造成的结果是，到达抖动缓冲存储器41的数据包有时发生跳变，因为丢失的数据包它无法接收到，或者接收到的数据包的顺序发生混乱，与数据包的发送顺序不同，因为一些包延时大，被延迟接收。这些问题可以通过序列号检测出来，因为在发送端，数据包都是被连续编号的，在接收端一旦发生了序列号的跳变或混乱，即表明链路故障。序列号合法性分析电路44能够提取抖动缓冲存储器41中存储的每个数据包的序列号进行检测，一检测到不合法的情形，就上报中央处理器，向其发送中断信号。在一些应用场景中，可以仅在发生序列号跳变的情况下才上报故障，而对序列号混乱的数据包在抖动缓冲存储器41中重新排序，这样可以减少中央处理器的中断次数。另外，为了进一步减轻中央处理器的负载，在一些应用中也可以设置一个序列号出错的容忍时间，比如1分钟，在检测到序列号错误的1分钟内不发送中断，如果在1分钟后依然检测到序列号错误，才上报中央处理器。

优选地，该装置可以进一步包括中央处理器45，也可称为外部处理器，用于读取所述抖动缓冲存储器的读指针及写指针的状态，并接收所述抖动缓存状态判决电路及序列号合法性分析电路对线路故障的判决结果。

处理器管理接口46，外部处理器45通过处理器管理接口访问所述抖动缓存读写指针控制电路、抖动缓存状态判决电路或序列号合法性分析电路，所述处理器管理接口用于维护通道选通及数据传送方向。

所述中央处理器45及处理器管理接口46可以设置于图4所示装置中，也可以单独设置，从而完成其它的处理功能。

进一步地，该装置还可以包括：

数据包前端处理模块47，用于接收包交换网络发送来的数据包，分析所述数据包的合法性，并将合法的数据包转发给所述抖动缓冲存储器。所述合法性分析包括计算数据包的校验和，如果校验和出错则丢弃重传，还包括检查数据包的长度是否合法，在以太网中，包长度在64k～1500k之间，超过此范围一般则要丢弃。

包数据变换模块48，用于将从所述抖动缓冲存储器中读取的数据包还原为TDM数据流。

所述数据包前端处理模块47和包数据变换模块48同样可以单独设置，而不集成在图4的装置中。

此外，对于抖动缓冲存储器41的存储状态的检测也可以采用其它方法，例如，在抖动缓冲存储器41中设置多个状态位，每一位表示一个缓存器的状态，如缓存器空、1/4满、半满及缓存器满等，当抖动缓冲存储器41达到某一状态时，则把相应的状态位置1。抖动缓存状态判决电路43通过定时检测相应状态位，来获知缓存器的状态，从而根据一临界值的设定选择向中央处理器发送中断信号。

图4所示的装置能够将TDM伪线仿真线路的故障检测时间缩短到几时毫秒，实现了故障的快速感知，进而也提高了故障的保护倒换处理速度。在图3的应用环境中，该装置同时可以设置于PE_a和PE_b中，实现双向的链路故障感知。

图5为本发明的实施例中进行伪线仿真线路故障检测的方法流程图，包括以下步骤：

步骤501、预设置一临界值的大小，在本实施例中为1/4满或为空。

步骤502、抖动缓冲存储器接收包交换网络发送来的数据包并存储在写指针指向的存储单元，抖动缓存读写指针控制电路控制写指针指向下一个空的存储单元；包数据变换模块读取抖动缓冲存储器中读指针指向的数据包，抖动缓存读写指针控制电路控制读指针指向下一个待发送给用户的数据包。

步骤503、抖动缓存状态判决电路检查抖动缓冲存储器的存储容量，判断所述存储容量是否达到步骤501中设置的临界值，如果是，则表明出现链路故障，抖动缓存状态判决电路向中央处理器发送中断信号。

步骤504、中央处理器接收到所述中断信号后，中断当前正在进行的操作，转而执行故障处理操作，将业务倒换到备用链路上去。

图6为本发明的实施例中进行伪线仿真线路故障检测的另一个方法的流程图，包括以下步骤：

步骤601、抖动缓冲存储器接收包交换网络发送来的数据包并存储；

步骤602、序列号合法性分析电路提取抖动缓冲存储器中数据包的序列号，判断序列号是否发生或顺序混乱，如果是，则表明出现链路故障，序列号合法性分析电路向中央处理器发送中断信号；

步骤603、中央处理器接收到所述中断信号后，中断当前正在进行的操作，转而执行故障处理操作，将业务倒换到备用链路上去。

除了以上两种方法，利用图4的装置，还可以采用以下两种补充方案来检测链路故障。

首先，在TDM伪线主、备用链路同时存在的情况下，以抖动缓存状态和序列号合法性方法检测主用链路故障；以现有的构造链路状态控制检测协议报文的方式，例如MPLS LSP ping方式检测备用链路的状态。当主用链路检测到发生故障后，如果备用链路可用就立即切换到备用链路上。因为采用图5和图6的方案所述的抖动缓存检测方法无法对备用链路的故障进行检测，因此采用这个复合的检测方法可以同时对主、备用链路都进行检测，扫除检测的盲点，提高故障检测率。

其次，在TDM伪线仿真应用中，在某些情况下，使用抖动缓存状态检测可能存在一定的局限性。当链路状态快速闪断的情况下，例如在雷雨天，由于强的雷电会导致链路在短时间内中断传输，过一会后链路恢复正常，下一次闪电又导致中断，这就会导致缓存空满状态频繁交替，此时链路状态变得非常不稳定。在这种情况下，可以触发采用现有的发送链路检测协议报文的方式对链路状态进行检测，在接收端向发送端反向发送链路状态检测报文，同时也可以告知发送端其链路不稳定的状态。以抖动缓存方法作为触发条件，来触发链路状态检测报文的方式，可以减轻处理器的负担。处理器不必定时构造检测报文进行发送，只需在被触发后才发送探测链路状态的检测报文，这样也可以极大的减轻处理器的处理负荷。

采用本发明的实施例所述的故障检测方法，检测时间通常为毫秒级，缩短了故障检测时间，进而也提高故障修复速度，缩短了通信链路的业务中断时间；并且该方法不需要CPU另外构造检测协议报文，减轻了CPU的工作负担。

总之，以上所述仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (15)

1、一种实现伪线仿真线路故障检测的装置，其特征在于，包括：

抖动缓冲存储器，用于存储接收到的数据包；

抖动缓存状态判决电路，用于获取所述抖动缓冲存储器的存储状态，及所述抖动缓冲存储器中存储的数据包的数量，并根据所述抖动缓冲存储器的存储容量判决是否发生线路故障。

2、根据权利要求1所述的装置，其特征在于，该装置进一步包括：

序列号合法性分析电路，用于根据所述抖动缓冲存储器中存储的数据包的序列号的合法性判决是否发生线路故障。

3、根据权利要求1所述的实现伪线仿真线路故障检测的装置，其特征在于，所述抖动缓冲存储器进一步包括标志位寄存器，用于保存所述抖动缓冲存储器的存储状态。

4、根据权利要求1或2所述的实现伪线仿真线路故障检测的装置，其特征在于，该装置进一步包括：

抖动缓存读写指针控制电路，用于控制所述抖动缓冲存储器的读指针和写指针的位置偏移，将所述读指针和写指针的位置参数及抖动缓冲存储器的存储状态发送给所述抖动缓存状态判决电路。

5、根据权利要求4所述的实现伪线仿真线路故障检测的装置，其特征在于，该装置进一步包括：

外部处理器，用于读取所述抖动缓冲存储器的读指针及写指针的状态，并接收所述抖动缓存状态判决电路对线路故障的判决结果。

6、根据权利要求5所述的实现伪线仿真线路故障检测的装置，其特征在于，所述外部处理器进一步用于接收所述序列号合法性分析电路对线路故障的判决结果。

7、根据权利要求6所述的实现伪线仿真线路故障检测的装置，其特征在于，所述外部处理器通过处理器管理接口访问所述抖动缓存读写指针控制电路、抖动缓存状态判决电路或序列号合法性分析电路，所述处理器管理接口用于维护通道选通及数据传送方向。

8、根据权利要求7所述的实现伪线仿真线路故障检测的装置，其特征在于，该装置进一步包括：

数据包前端处理模块，用于接收包交换网络发送来的数据包，分析所述数据包的合法性，并将合法的数据包转发给所述抖动缓冲存储器；

包数据变换模块，用于将从所述抖动缓冲存储器中读取的数据包还原为TDM数据流。

9、一种实现伪线仿真线路故障检测的方法，其特征在于，包括：获取抖动缓冲存储器的存储状态，及所述抖动缓冲存储器中存储的数据包的数量，当所述抖动缓冲存储器的存储容量达到或小于一临界值时，则判决TDM伪线发生故障。

10、根据权利要求9所述的伪线仿真线路故障检测方法，其特征在于，所述检测抖动缓冲存储器的存储容量是否达到或小于一临界值的方法为：判断所述抖动缓冲存储器的存储容量是否达到或小于1/4满，如果是，则表明达到临界值。

11、根据权利要求9所述的伪线仿真线路故障检测方法，其特征在于，所述检测抖动缓冲存储器的存储容量是否达到或小于一临界值的方法为：判断所述抖动缓冲存储器的读指针是否等于写指针，如果是，则表明达到临界值。

12、根据权利要求9、10或11所述的伪线仿真线路故障检测方法，其特征在于，对于伪线的主用链路采用所述故障检测方法，同时，对于TDM伪线的备用链路采用发送链路状态控制检测协议报文的方式进行故障检测。

13、根据权利要求9、10或11所述的伪线仿真线路故障检测方法，其特征在于，该方法进一步包括：当所述抖动缓冲存储器的存储容量小于等于一临界值与大于一临界值的情况交替出现，且在单位时间内交替出现的次数达到或大于另一临界值时，则触发使用发送链路状态控制检测协议报文的方式进行故障检测。

14、一种实现伪线仿真线路故障检测的方法，其特征在于，包括：检测抖动缓冲存储器接收到的数据包的序列号，当所述序列号非连续，则判决伪线发生故障。

15、根据权利要求14所述的伪线仿真线路故障检测方法，其特征在于，所述序列号非连续具体包括：所述序列号发生跳变或顺序混乱。

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