CN1007462B - 多数据通道的中央处理器(cpu)结构 - Google Patents

Abstract

将各种功能单元包括计算机的中央处理器组织在一起使主运算器和包括一个辅助运算器在内的特别功能单元能访问数据寄存器，并能从高速缓冲存储器中存取文学常数和数据。由一条通用总线使功能单元与主数据通道紧密地偶合，同时允许CPU定序器根据多种情况进行转移，这些情况可由检测线来判别。功能单元发出的奇偶校验要比结果晚一个时钟周期，因此奇偶校验通道不会影响机器的周期。该结构允许选择某些未用的微码来检查CPU运行是否正确，即当两总线失比时可以停止CPU的运行。

Description

本发明是关于数据处理系统中的中央处理器（CPU）。更确切地说，本发明是关于各种功能单元的组织，其中包括中央处理器（CPU）并能使主运算器（ALU）和各种特殊功能单元访问数据寄存器，从离速缓冲存储器中存取文字常数和数据。

在数据处理系统中，中央处理器是系统进行数据处理、逻辑、算术运算和其它数据变换的部分。CPU中各部件的物理和逻辑连接、即CPU中运算器和各种寄存器及多路转换器的物理和逻辑连接是称为数据通道。

大多数先有技术的CPU有一个单数据通道结构，即这种结构使得通过CPU的数据流只经过一条通道。

有些先有技术的CPU的设计是具有多数据通道的。这些CPU采用了很多多端口寄存器。然而，这样的布局需要用大的多路转换器。例如，在一个有30个寄存器的CPU中，每个多路转换器都需装有宽度为30行的输入口，才能对所有的寄存器服务。

此外，先有技术的CPU可以是也可以不是流水线结构，也就是在时间上要分成两级或多级，这样通过数据通道执行一条微指令要分几步进行。流水线结构使通过CPU的数据吞吐量加快，这是由于允许不同的连续指令的某些部分同时执行。比如，当正在执行第一条指令的后段时候，也可执行第二条指令的前段。

就发明者所知的采用上述先有技术的数据通道对一般任务来说是可以胜任的，然而每种方式都有如下一个或多个缺点。采用多端口的寄存器和多路转换器的多数据通道的CPU通常特点是由于使用了宽度较大的多路转换器就需要相对大量的部件。此外，这种多路转换器的使用对CPU的周期时间有限制作用，因为通常多路转换器越宽，其相应的选通时间就必定越长。

先有技术中非流水线结构的CPU通常不能达到流水线结构的指令吞吐量。

先有技术中使用宽多路转换器的多数据通道CPU的另一特点是具有能同时对两个以上的数据寄存器内容进行存取的灵活性。然而，这个灵活性，只是一种虚假的优点，因为统计的结果表明最常用的操作数是上一次操作的结果。

因此，尽管先有技术中有可利用的数据通道方案，但从性能和性能与价格比的观点看还有改进的余地。

在大多数先有技术系统中，CPU部分是不进行检查的，否则就需要另加昂贵的用于检查的硬件。进而，先有技术的CPU通常为完成微转移，在检测逻辑和各种功能单元之间需要有更多的连接。

因此，本发明的目的是提供CPU的数据通道结构，此种结构能克服一个或更多先有技术数据通道结构的缺点。

本发明的另一个目的是提供一具有多数据通道的CPU数据通道结构。

本发明进一步的目的是提供一个多数据通道的CPU结构，这种结构能够减少寄存器的端口和减少使用宽的多路转换器。

本发明的另一个目的是提供一个多数据通道的CPU结构，这种结构允许CPU在每个指令周期内进行一个以上的操作。

对于那些在本技术方面有一般技术的人，只要 审阅一下本说明书和附图及随附的权项，就能了解本发明的这些目的及优点是很明显的。

已公布了一种多数据通道的CPU，其中数据源，如多寄存器文件，高速缓冲寄存器，文学常数寄存器，ALU输出和特别功能输出寄存器构成了两组操作数总线，一组供给ALU，另一组供给特殊功能单元组，此组单元的功能是由微码控制的。

每个操作总线来自多路转换器，这个多路转换器汇集了可能的数据来源，包括保存上一次ALU和特别功能部件运算结果的寄存器。

先有技术多数据通道结构通常使用一个或多个大的多路转换器将数据源进行单级的多路转换，而本发明是使用两级流水线，其中第一级完成寄存器组和其它寄存器多路转换器的译码，第二列对主多路转换器寻址并控制ALU和特殊功能单元的功能。特殊功能的控制包括从N个特殊功能单元中选择一个并定义其功能。

特殊功能是以紧密偶合的方式排列的，其中有一条辅助数据通道和一组N个特殊功能单元，每个单元能执行多项功能，并与主ALU数据通道相接。实际上能实现任何特殊功能，如，作为辅助的ALU;存取中间结果寄存器组;桶式移位器;在多处理器系统中通过处理机间的总线与其它处理器接口;与主存接口;执行中断;对可写控制存储器的读写存取;区间计时器;I/O通道接口等。

由于存在多条数据通道，就有可能实现对各种CPU子系统的检查。这种检查对系统用户来说是透明的。在某些操作中，可选择某些未用的微码以使当两条总线失比时，停止CPU运转。

图1是本发明CPU的框图。

图2是实现特殊功能的辅助ALU的框图。

图3是实现特殊功能单元的中间结果寄存器阵列的框图。

图4是特殊功能的奇偶校验产生器的硬件框图。

图5是特殊功能模块条件检查硬件的框图。

在图1中描述了整个数据通道的结构框图。在此较佳实施方案中，有两单元是作为资源来源的。ALU10和特殊功能单元12a、12b、12c……12n是由可用的数据资源供给的。ALU10的输出进入主结线14，而12个特殊功能单元的输出是进入特殊主总线16。（即一次只能有一个单元的输出）

这两个数据源的来源是两组总线即分别为主总线J和K，18和20，分别以4∶1多路转换器22和24为源，专用总线分别为SJ和SK，26和28，分别以4∶1多路转换器30和32为源。多路转换器的选择是通过微码字段来实现的，这对那些在该领域内具有一般技术水平的人来说是很容易理解的。在这个较佳实施方案中，使用了4∶1多路转换器，那些对本技术熟悉的人将会容易地观察到，它能提供一个具有较多输入连接的系统，但这要增加硬件的复杂性而灵活性即不一定会增加。

每个多路转换器不能同时得到多种数据源的。供给J总线18和SJ总线26数据的4∶1多路转换器22和30是有几个数据来源的;即J寄存器34，CD寄存器36，M寄存器38和SM寄存器40。供给K总线20和SK总线28数据的4∶1多路转换器24和32是以M寄存器38，SM寄存器40，K寄存器42和LIT寄存器44为源的。注意由于到M和SM数据通道的数据源寄存器M38和SM40可公用，数据通道而得到充实，即数据源寄存器M38和SM40通过ALU10的任何一边，经由J寄存器34和K寄存器42跨过J总线18和K总线20，也可以通过特别功能模块12a到12n任何一个的任何一边，经由SJ4∶1多路转换器30和SK4∶1多路转换器32及SJ总线26和SK总线28。

在这方面介绍一下本发明较佳实施方案中使用的各种寄存器和总线的功能将是有好处的。虽然那些在本领域具有一般技术水平的人很容易观察到这些规定有某种程度的任意性，而且在本发明的精神和范围内还可给各种总线和寄存器指定其它的功能和各种布局，以及其他的优先级。

M寄存器38存放原先主ALU的结果，经由M总线14将ALU10的输出传送到其输入。SM寄存器40存放的是原先从12a到12n中选择的任何一特殊功能模块的结果。

J寄存器34和K寄存器42各自存放着由多个寄存器中选出的一个内容，主要是从寄存器组46中选出的内容、寄存器组可从M寄存器38装入。熟悉此领域技术的人会了解到J和K寄存器还可从其它寄存器中提取数据，比如通过多路转换器从程序计数器或存储器地址寄存器中提取数据。

CD寄存器36存放着可寻址的超高速缓冲存 储器48的输出内容，此超高速缓冲存储器是从由SM寄存器40通过线49送入的，在这些寄存器中最后一个主要寄存器是LIT寄存器44，这个寄存器如其名字所指的存放由微码字段50提供的文学常数。

寄存器组46是由几个微码字段控制的，它说明：某一寄存器，为任何一个，发送到J寄存器34和K寄存器42;从M寄存器38输入到那个寄存器组中的某一个寄存器中。指示寄存器（未示出）与微码一起来选择要写入和读出的寄存器。这个寄存器可从M总线14输入或可由微码段来使其或增或减。所有用于装入这些寄存器的字段是在微指令的第二级，所有用于读出的字段在第一级。

如前边提到的，图1中数据通道的操作最好是由一个至少有二级微码组成的流水线来完成，如相关的未定申请书所叙述的，该申请书序号为537，038申请日为，1983年9月29日，另一个的序号为537，429，申请日同前一个，这两个申请转让给同样的受让人，显然，这已结合在本发明中。

本发明较佳实施方案中，一条微指令的第一级微码位字段译出微码的寻址功能来选通寄存器组46，多路转换器52从多个寄存器中选出一个放到J寄存器34的输入中，对K寄存器42输入，多路转换器54具有上述相似功能。多路转换器52和54形成了通往不常存取的寄存器的通道，如程序计数器，存储器地址寄存器，或状态寄存器。那些在此领域中具有一般技术水平的人会认识到其特点是在不妨害使主寄存器通道情况下允许对更多寄存器存取。

微指令的第二级微码位字段是对4∶1多路转换器22、24、30和32译码并控制和确定ALU10和12a到12n的特别功能单元的操作。关于特别功能单元，第二级微码位字段的一部分用以控制12a到12n的n个特殊功能单元的选择，并确定其功能在本领域具有一般技术水平的人将会认识到使用的微码字段中的任何位的位置都可使用。除了CD寄存器36只是当从高速缓冲存储器取数时才能激励以外，所有的寄存器都是同时被激励。微码字段能对CD寄存器36发送禁止信号（未示出）。某些寄存器（M、SM、CD和多寄存器文件）可在微转换中有选择地被禁止。见未决申请，序号537，886。

在前叙述过的这种数据通道的布局是本发明的较佳实施，从减少花费和提高性能的观点，提供了某种程度的灵活性，这给硬件复杂情况和多功能之间提供了调解，这对那些在此领域具有一般技术水平的人是很明显的。

从12a到12n中每一特殊功能单元都可用于执行有关的一组工作。比如，可以是辅助ALU用于逻辑或算术运算并将结果送回SM总线。

图2是特殊功能单元作为ALU的实施方案。ALU单元100具有连接到SJ总线26的输入102和连接到SK总线28的输入104，ALU单元100也有其自己的输出106，是连接到缓冲器108的。缓冲器108将ALU的结果送回SM总线16。由于有二个以上的特殊功能单元连接到SM总线上，缓冲器108有办法防止总线争用，是通过只有当一个特殊功能单元被选中时才能控制SM16总线来保证的。这样，缓冲器108有一个OE（允许输出）的输入端，这是由译码单元110驱动的。在微码的第二级中的字段112驱动译码单元110并对所有连接到SM总线16的特殊功能单元驱动相似的译码单元。每一译码单元在某种条件下只辨认出现在微码字段112中的所有的可能的微码结合中的一个。这样，只有一个译码单元能起动一个缓冲器将特殊功能单元接到SM16上。

在微码的第二级中第二个微码字段114与ALU单元100连接。这个微码字段定义由ALU单元100进行的操作。

在运行中，任何特殊单元，如ALU单元100总是连接于SJ和SK总线的，这样总是为了完成其功能作好准备的。任何时候只能有一个功能能控制SM总线。这个选择是由微码字段112决定的并且由译码器100译码，并使缓冲器108驱动SM总线16。

ALU100有可能产生ALU＝O（用数字116表示）的输出，这可用于进行某种检测。如前面提到的，可以选择在原来的指令中不用的微码通过CPU产生操作，如在图1中所示，其结果就放在SJ和SK总线上。如果这些微码检测子程序是这样设计的，即同时出现在SJ和SK总线上的结果假设是相等的，那么ALU100的输出116可作为该检测中的最后一步来确定由该微码检查的硬件工作是否正确。在程序中的这点的结果除了 ALU＝O以外都可用来停止处理器，这是因为SJ26和SK28产生了失比。这就提供一种验证CPU的各个部分是否正常运行的方法，这些部分没有其它的检查方式（如奇偶校验），也不需要增加大量的电路。检查与正常系统运转同时进行，不影响性能。比如简单的ADD宏指令不需要使用12a到12n的特殊功能模块。

两个相加的操作数在J总线18和K总线20上被送到ALU10。此外由于数据通道的灵活性，同样的操作数可同时被送到特殊功能ALU100。下一个时钟时，主ALU和特殊ALU的结果就可送入M寄存器38和SM寄存器40中。然后，这些结果会通过多路转换器30和32输送到特殊功能ALU的输入102和104。微指令字段114执行检查功能，即让ALU100执行一次减法，如果在线116所指示的结果不是零，那么就停止CPU。这样，就验证了ALU和许多控制通道的正确运转。

另一个特殊功能单元的例子已在本发明的CPU中实施的是多地址的中间结果存储器。中间结果存储器120可由RAM和其它的合适的存储器或寄存器器件构成，如图3所示，分别与SJ26，SK28和SM16总线连接。SJ总线作为中间结果存储器120的数据输入口使用，SK总线是作为对中间结果存储器120存取时所使用的一部分地址。中间结果存储器120的另一部分地址来源于微码字段114。

如在ALU的例子中，译码单元122检查微码字段112以确定是否有特定位模式选中了能到SM总线16的中间结果存储120。然而，不象译码单元110与ALU100那样译码单元122有两个输出。其中之一是线124，只提供一位信息并接在中间结果存储器120的允许输出端上。这个允许输入的输出端是用来禁止中间结果存储器120的输出。这样，就可有选择地与SM总线16连接。第二个输出线126，用来驱动中间结果存储器120的读写输入，并确定中间结果存储器是否将进行读或写操作。

总的来讲，可从上边的例子中看出，微指令字段112通常是用来选择特殊功能单元，并将其输出送至SM总线16上。微码字段114是由于执行特殊寻址功能或为特殊功能单元确定其功能的。

奇偶校验通常是随数据输送而传送的，12a到12n的特殊功能单元传送奇偶校验要晚一时钟周期。否则，若12a到12n的特殊功能单元产生奇偶校验与特殊功能单元来输出的数据串行，则奇偶校验的产生将减慢机器的周期时间。

防止周期时间的减慢，12a到12n的特殊功能单元将奇偶校验信息比数据信息晚一个时钟发送。这样奇偶校验产生的时间不影响CPU的最小周期时间。

在图4中描述了特殊功能单元产生奇偶校验的机构。

图4说明了12a到12n的特殊功能单元，其输入与SJ总线26，SK总线28相连接，其输出与SM总线16相连接。除这些总线以外，图4说明了SJ奇偶校验总线26a和SK奇偶校验总线28a驱动特殊功能模件和SM奇偶校验总线16a的输入，它是由12a到12n特殊功能单元有选择地驱动的。特殊功能单元12a如所示的所有特殊功能单元一样（包含）有通过或产生奇偶校验单元202以及特殊功能的操作单元200，比如它们可是图2中ALU100，或图3中中间结果存储器120。一个单元的奇偶校验是通过还是产生取决于特别功能单元的性质。比如，如果特殊功能单元是一个中间结果存储器，奇偶校验只是随着要存储到中间结果存储器中的数据一起通过。如果特殊功能操作200是ALU。奇偶校验将根据ALU的结果产生。

其它情况，如特殊功能单元包含一计数操作，如果输入状态和输入奇偶校验是已知的，可采用一种算法来予测该功能结果是什么样的奇偶校验。如本技术中人所共知的，有许多硬件设计可根据输入操作数和所进行的操作予测奇偶校验。奇偶校验通过或产生单元202也可采用这些奇偶校验予测的方式。

由奇偶校验通过或产生单元202产生的奇偶校验位在其产生后的第一个有效时钟脉冲到来时将其放在SM奇偶校验总线延迟寄存器204中。

现会注意到微码字段112，如前面讨论过的它是用来选通12a到12n中的一个特定的特殊功能单元，在图中它是用来驱动译码单元206。译码单元206在功能上与图2和图3中的译码单元110和122相似，然而，在这儿它还要处理与奇偶校验有关的另一种功能。译码单元206的输出的一 部分是经由缓冲器208执行SM总线输出的功能，在图中它作为一种人所共知的禁止功能。译码单元206的输出也对SM奇偶校验驱动延迟寄存器210提供数据输入。SM奇偶校验驱动延迟寄存器210驱动输出缓冲器212的允许/禁止，缓冲器212将SM奇偶校验总线延迟寄存器的结果传送到SM奇偶校验总线16a。

那些在此领域中有一般技术水平的人将会了解到在方框200中的特殊功能操作的结果是通过缓冲器208到SM总线16的，因此通过寄存器204和210时钟延迟，所以要比奇偶位到达SM奇偶校验总线16a提前一个时钟周期。然而，为补偿这个奇偶校验总线16a驱动奇偶校验检查216。SM寄存器214的输出作为从SM奇偶校验总线16a来的未被寄存的奇偶校验位传送到奇偶校验检查器216。因为在SM总线奇偶校验总线16a上的奇偶校验位已被延迟一个时钟周期，加到奇偶校验数据总线的SM寄存器214使SM总线16上的数据输出延迟一个时钟周期，这样奇偶校验检查单元216就能同时接受数据和奇偶校验位。

本发明的公布已一般地说明了奇偶校验的概念，即每个字有一个校验位，那些在此领域中有一般技术水平人会看出也可采用其它的方法。比如，可用多个奇偶校验位复盖整个字的不同字段。用两个奇偶校验位，每一个复盖一个字的一半（下部者上部）。

图5示出了特殊功能模件的条件检查硬件能力的框图，其硬件结构允许CPU定序器根据不同检测条件来转移。

如前边叙述过的位于12a到12n中每一特殊功能模块单元是各种特殊功能的单元，它们能对其操作需要的参数进行各种检测。比如，如果特殊功能单元是ALU，能进行的各种检测可包括进位位的设置，ALU＝O，正或负的ALU结果。

每个特殊功能单元12中都装备有两个多路转换器130和132，经由微码字段114部分，分别为其从许多可用的检测条件中进行选择，114微码字段早在图2、3、4中讨论过。在此领域中有一般技术水平的人将会认识到选择两个特别的测试有某种程度的任意，而且可从中选择数目较多或较少的检测。这样可以改变多路转换器的数目（如130和132）。多路转换器130和132的输出分别经由缓冲器138和140来驱动两条总线，即STESTA总线134和STESTB总线136。与在图2到图4中描述的形式相似，在当12个特殊功能单元与其相关部分既不驱动SM总线也不驱动STESTA线134或STESTB线136时就将缓冲器138和140的输出禁止。缓冲器138和140的禁止输入由译码电路110驱动，译码电路110为微码位字段112译码。这在前面谈及这些特殊功能单元时已讨论过。

这样，在当选定了一个特殊功能单元并且微码字段114部分也确定了一个或一组检测，这些测试的结果通过多路转换器130和132和缓冲器138和140被放置在STESTA线134和STESTB线136上。

STESTA线134和STESTB线136的终端是定序条件转移硬件单元139。定序转移硬件单元139的功能是使用由STESTE和STESTB总线提供的检测结果进行微转移并且当产生某些微转移时有选择地禁止某些微码线。定序条件转移硬件单元139的结构和功能已在未决申请案，序号为：537，886，申请日1983、9、29中完全公开，如本发明一样让给同样的受让人。显然，这已结合在本发明中。

这里示出的特定的总线宽度是考虑到特定的使用而确定的。发明人采用的是16位宽的加两位奇偶校验位，本发明中使用的实际总线宽度只是一种设计的选择。

各种寄存器的数目和使用只是作为例子，并非表明局限于这些例子。那些在本领域中有一般技术水平的人会明白，如果遵循设计技术的内在规则，本发明可以采用TTL、ECL、CMOS、MOS、NMOS或其它技术也能得到此功能。

寄存器，多路转换器，ALU和特殊功能逻辑可用分离的逻辑元件或门阵列的一部分或一般的LSI来实现。

Claims (1)

1、用于数据处理系统中的流水线CPU的结构其特征是：

用于第一数据通道中的算术逻辑运算装置，对操作数进行算术逻辑处理；

在第二数据通道中用于处理操作数的多个可选择特殊功能的装置；

多个第一寄存器装置，用于存储要处理的操作数。

多个第一多路转换器装置，用于从上述第一寄存器装置中挑选出一个上述操作数；

多个第二寄存器装置，是连接上述第一多路转换器装置，用于存放上述选出的操作数的；

多个第二多路转换器装置，是为在上述选出的操作数中作进一步选择并将其选择的结果放到上述的第一和第二通道上；

总线装置，是用于将上述的算术逻辑和上述的特别功能装置的结果送回到上述的第一和第二寄存器装置。

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