CN100592255C - 32位的多模式微处理器 - Google Patents

Abstract

本发明公开了一种32位的多模式微处理器，该处理器核以两条六级流水线PIPE 1和PIPE 2结构为基础，PIPE 1和PIPE 2均包括取指、译码、执行、访存、TAG比较和回写这六个流水级；此处理器支持3种运行模式：双核模式、双发射模式或双线程模式；在双核模式下，处理器在微结构上分开，是两个高性能的单发射处理器；在双发射模式下，处理器在微结构上合拢，是一个高性能的双发射精简指令集计算机处理器；在双线程模式下，处理器是一个介于细粒度和同时多线程技术之间“伪”SMT处理器，此时处理器可以支持两种运行方式。使用本发明的微处理器，能根据应用的特点配置成不同的运行模式。

Description

32位的多模式微处理器

技术领域

本发明涉及微处理器及计算机系统，更具体地说，本发明涉及一种32位满足多种嵌入式媒体应用特点的多模式微处理器，微处理器支持3种运行模式：双发射超标量模式(简称双发射模式)、双处理器核模式(简称双核摸式)、双线程模式，用户可以根据应用的特点选择相应的运行模式。

背景技术

目前嵌入式媒体应用范围比较广泛，不同的应用具有不同的特点，对处理器性能要求也不一样。比如有些应用中既要求处理器能实时响应用户请求，监测系统运行的各种状态，然后进行正确的系统控制，又要求处理器进行大量实时数据处理任务，此时采用多线程或者多个独立处理器就比较合适。相反，有些应用本身就是一个不可拆分的单线程任务，或者不存在多个可并行执行的任务，毫无疑问此时一个高性能的多发射结构更加合适。并且某些应用存在大量高速缓存失效，导致处理器长时间停顿而引起性能损失，多线程技术是减少这一性能损失的有效方法之一。因此如果一个处理器能根据应用的特点配置成不同的运行模式，这样的处理器微结构构造最为灵活。

现有大多数微处理器结构只支持一种运行模式，不能根据应用特点的不同选择相应的运行模式。由于嵌入式应用的多样性，处理器在某些应用中有较高的性能，但在其它应用中却体现不出优势，不能完全发挥处理器的性能。对于根据不同应用特点而进行支持多模式的微处理器结构研究未见有相关专利和研究。

发明内容

本发明要解决的技术问题是提供一种32位的多模式微处理器，使用该微处理器能根据应用的特点配置成不同的运行模式。

为了解决上述技术问题，本发明是通过以下技术方案实现的：提供一种32位的多模式微处理器，该处理器核以两条六级流水线PIPE 1和PIPE 2结构为基础，PIPE 1和PIPE 2均包括取指(IF)、译码(ID)、执行(EX)、访存(DM)、TAG比较(TC)和回写(WB)这六个流水级；此处理器支持3种运行模式：双核模式、双发射模式或双线程模式，用户可以根据应用的特点，选择相应的运行模式；在双核模式下，处理器在微结构上分开，是两个高性能的单发射处理器；在双发射模式下，处理器在微结构上合拢，是一个高性能的双发射精简指令集计算机(RISC)处理器；在双线程模式下，处理器是一个介于细粒度和同时多线程技术之间“伪”SMT处理器，此时处理器可以支持两种运行方式。

在本发明中，取指(IF)级主要是访问指令存储器；译码(ID)级执行指令页面比较、通用寄存器文件的数据相关的转发单元、指令译码；访存(DM)级访问数据存储器；执行(EX)级包括数据页面比较、数据对齐、算术逻辑单元、乘累加单元和用户扩展；访存(DM)级访问数据存储器；TAG比较(TC)级主要确认数据cache访问命中与否和部分字对齐；回写(WB)主要是回写通用寄存器文件和媒体寄存器文件。

作为本发明的改进，该32位的多模式处理器包括支持多模式的数据通路和控制单元，

所述控制单元包括流水线控制单元PCU和跳转控制单元JBU，所述数据通路包括数据旁路部件BPU和寄存器文件RF；

流水线控制单元PCU负责整个流水线的控制，在双核模式下，采用P1_PCU控制流水线PIPE 1，P2_PCU控制流水线PIPE 2；在双发射和双线程模式下，采用一个联合控制单元joint_PCU控制PIPE 1和PIPE 2这两条流水线的运行；

跳转控制单元JBU确定下一拍发射到流水线的指令地址；在双核模式下，流水线PIPE 1和PIPE 2的下一拍指令地址分别由P1_JBU和P2_JBU产生；在双发射和双线程模式下，一个联合跳转控制单元joint_JBU控制PIPE 1和PIPE 2这两条流水线的运行，joint_JBU模块利用P1_JBU和P2_JUB的输出信息，和其它流水线信息一起做出正确的判决，确定下一拍发射到两条流水线中的指令地址；

数据旁路部件BPU根据指令执行的先后次序与相应的控制信号，检测出前后指令之间的数据相关性，从若干数据源中选择出正确的数据，检测结果同时送到流水线控制单元进行流水线状态控制；在双核模式下，P1_BPU负责PIPE1的数据旁路工作，P2_PU负责PIPE 2的数据旁路工作；在双发射模式和双线程模式下，P1_BPU和P12_BPU一起负责PIPE 1的数据旁路工作，P2_BPU和P21_BPU一起负责PIPE 2的数据旁路工作；

寄存器文件RF包括通用寄存器文件和媒体寄存器文件，具有两套寄存器文件RF1和RF2，通用寄存器文件采用32x32位的寄存器组织形式，媒体寄存器文件为8x64位的寄存器组织形式；通用寄存器寄存器文件和媒体寄存器文件均具有4读2写的端口，PIPE 1和PIPE 2这两条流水线各自占用2读1写的端口。

作为本发明的进一步改进：该32位的处理器还包括线程状态保存模块TC_save和线程选择模块TC_select，线程状态保存模块TC_save在回写级收集指令在流水线执行过程中的信息，根据这些信息更新线程的状态，线程选择模块TC_select根据线程状态保存模块TC_save所提供的最新的线程状态信息，决定线程是否切换，以及切换进来的新线程从何处开始运行。

在本发明中采用了旁路逻辑解决当指令需要前面指令的执行结果、而前面指令还没有将结果写回寄存器文件的数据冲突矛盾，或者针对前后指令存在的数据矛盾产生一定的控制信号帮助流水线的停顿状态处理。旁路能够使当前指令绕过等待寄存器文件数据读取的过程，直接从流水线中得到操作数进入下一流水节拍，从而提高处理器执行效率。

在本发明中采用静态转移预测不成功策略解决流水线中的控制竞争。转移指令的下1条指令的调度由编译器或汇编编程人员手动调度，无论指令跳转与否，都会被执行；而其它转移延时槽内的指令采用硬件支持的静态转移预测不成功策略，即这些指令也会被猜测地发射进入流水线，一旦转移指令成功转移，指令即被清空，不对程序执行结果造成任何影响。

在本发明中，根据处理流水线竞争和处理器异常的基础上，提出并实现了一种基于有限状态机(FSM)的流水线集中控制方案。为加快流水控制单元的响应速度，对当前输入的状态信号不加时钟锁存，即刻决定流水线下一拍的动作，避免和减少流水线过运行，从而提高了运行效率。

在本发明中采用硬件完成线程之间的切换。在双线程运行方式1中，切换的进行是由软件通过专用指令指示硬件完成状态的切换，本发明设计了以下两条专用指令：INC_thread rs和DEL_thread。指令INC_thread rs使处理器从单线程运行状态进入双线程运行状态，参数rs保存的新线程起始地址开始运行；执行指令DEL_thread使处理器从双硬线程运行状态切换到单线程运行状态。在双线程运行方式2中，由硬件自动检测运行状态，自行完成线程切换，无需软件的参与。当硬件检测到cache miss事件，由硬件自动发生线程的切换，当cache miss处理完毕之后，处理器自动切换到原来的线程。

本发明是一种面向嵌入式媒体等应用领域的多模式微处理器，与现有技术相比，本发明具有一下有益效果：本发明的微处理器支持3种运行模式，即多核模式、双发射模式和双线程模式，用户根据应用特点的不同，可以灵活也选择运行模式，能更加有效地发挥处理器的硬件资源。本发明实现了多模式在微结构上的融合；解决了多模式处理器中的结构竞争、数据竞争和控制竞争相应的解决措施；实现了基于有限状态机的集中式流水线控制策略；实现了双线程模式下低开销的线程硬切换。

附图说明

下面结合附图对本发明的具体实施方式作进一步详细说明。

图1为本发明的各种模式运行示意图，(1)为双核模式，(2)为双发射模式，(3)为双线程模式中的运行方式2，(4)为双线程模式中的运行方式1。在此图中：A代表线程TC1的指令，B代表线程TC2的指令，K代表cache miss引起的停顿周期。

图2为本发明的微结构组成框架图。

图3为图2中的流水线控制单元结构示意图。

图4为图2中的跳转控制单元结构示意图。

图5为图2中的数据旁路单元结构示意图。

图6为在不同模式下，图2中的寄存器文件的访问机制示意图。(a)代表双发射模式和双线程模式运行方式1的单硬线程运行状态；(b)代表双核模式和双线程模式运行方式1的双硬线程运行状态；(c)代表双线程模式运行方式2，执行线程TC1；(d)、代表双线程模式运行方式2，执行线程TC2。

图7为本发明的数据旁路技术示意图。(a)代表PIPE 1的数据旁路；(b)代表PIPE 2的数据旁路。

图8为本发明的解决控制竞争的操作示意图。(a)代表转移指令在PIPE1中，(b)代表转移指令在PIPE 2中。

图9为本发明的INC_thread指令实现示意图。

图10为本发明的DEL_thread指令实现示意图。

图11为本发明的INC_thread和DEL_thread指令编码格式。

图12为本发明的线程切换功能模块与流水线的关系框图。

具体实施方式

本发明的微处理器在各种模式下的运行过程如图1示意。双发射模式是处理器的默认模式，处理器在启动之后进入双发射模式。

在双发射模式下，处理器采用按序发射的双发射策略。如图1(2)所示，处理器在每一个时钟周期从指令高速缓存中分别取出两条相邻的32位指令发射到流水线中，前一条指令入流水线PIPE 1，后一条指令进入流水线PIPE 2，这样保证了发射到PIPE 1的指令在程序的执行顺序上要先于发射到PIPE 2的指令。指令在流水线中的执行顺序与程序中指令的实际顺序一致，当某条指令因为某种流水线事件不能发射时，整个指令发射被阻塞，直到引起指令发射阻塞的事件消除为止。

当应用在可以组织成2个独立的进程(每一个进程可以包含多个线程)、并且这两个进程的运算量相差不大时，处理器可进入双核模式运行。如图1(1)所示，在双核模式下，处理器分裂成两个不对称的单发射处理器核：主处理器核和辅处理器核，这两个处理器核构成主从关系。每个处理器核各自运行独立的进程，使得流水线中的竞争相对于双发射模式明显减少，处理器的整体性能相对于双发射模式会有所提高。主处理器核运行嵌入式操作系统，负责整个芯片的系统控制，主要由以下模块构成：PIPE 1、P1_COP0(P1_COP0是协处理器0，主要进行异常处理和存储空间的管理)、哈佛结构的指令和数据高速缓存、片上数据RAM。辅处理器主要负责数据处理(一般为耗时任务)任务，它包括：PIPE 2、P2_COP1(浮点协处理器，以支持浮点处理运算)、指令高速缓存、片上数据RAM。

在双线程模式下有两种运行方式。如图1(4)在运行方式1下，处理器在大多数时间内使用硬件全部资源执行主线程A，此时运行方式类似于双发射模式下的运行方式。当线程B出现时，处理器并不停止线程A的执行，而是使用部分硬件资源(以PIPE 1为主的硬件资源)继续执行线程A，使用以PIPE2为主的硬件资源执行线程B。此时的运行方式类似于双核模式下的运行方式，处理器形成两个单发射物理处理器核，同时执行两个“硬”线程(本文称并行执行的线程为硬线程；由操作系统软件切换、串行执行的线程为软线程)。每个单发射物理处理器核又同时可以运行多个“软”线程。当其中一个单发射处理器核上的“软”线程执行完毕之后。处理器从两个单发射处理器核形成一个双发射处理器，全速执行线程A。如图1(3)所示，在运行方式2下，当硬件检测到线程TC1发生cache miss时，由自动保存线程现场，完成从线程TC1到线程TC2的切换。当硬件检测到cache miss处理完毕之后，自动完成从线程TC2到TC1的切换。线程硬切换的开销只需几个周期的开销，远低于软切换的开销，并且远低于cache miss引起的停顿周期，这就为使用多线程技术提高处理器性能成为可能。双线程模式运行方式2下，处理器不因cachemiss而停顿，继续执行其它线程的指令。这样充分发挥了处理器的资源，使处理器在相同的周期内能执行更多的指令。

每条流水线不仅要检测当前ID级指令是否与自己流水线内的其它指令是否存在RAW数据竞争，还要检测与另外一条流水线内的指令是否存在RAW数据竞争。处理器采用数据旁路部件BPU专门统一处理RAW数据竞争。BPU根据指令执行的先后次序与相应的控制信号，检测出前后指令之间的数据相关性，从若干数据源中选择出正确的数据，检测结果同时送到PCU单元进行流水线状态控制。BPU采取针对两种不同的数据竞争采取不同的解决策略。(1)、在ID级读源操作数时，其值是前面指令的结果，并且正确的值已在流水线内部产生，采用数据旁路技术将正确的值旁路到ID级，流水线正常运行。(2)、在ID级读源操作数时，其值是前面指令的结果，但正确的值在流水线内部还没有产生，产生流水线互锁，此时BPU产生RAW相关请求发送到PCU单元中，由PCU单元控制流水线进行滑行(slip)操作：ID之后包括ID级的指令停止，ID级之前的指令继续运行，中间插入NOP，直至正确结果产生。然后采用数据旁路技术将正确的值旁路到ID级，流水线正常运行。BPU采用的是集中式数据旁路技术，将当前指令源操作数寄存器与各级正在执行的指令目的寄存器分别进行比较。如果前面指令执行完毕已经将结果写回到寄存器文件中，那么BPU直接从寄存器文件中给出寄存器数据；如果前面指令执行的结果已经准备好(还未写入寄存器文件中)并且当前指令正需要这一结果，那么BPU将从中选出当前指令所需的数据和控制信号。如图7所示，处理器各流水级的旁路返回数据信号包括：(1)Load类指令取出的数据：在TC和WB级作为旁路数据返回；(2)算术运算类指令执行结果：在EX、DM、TC和WB级旁路返回，另外对于多媒体运算类指令，其旁路数据还有可能从EX阶段划分的不同流水级给出，由指令执行周期而定。

处理器主要采用转移预测不成功策略解决由转移指令引起的控制竞争。具体策略如下：转移指令的下1条指令的调度由编译器或汇编编程人员手动调度，无论指令跳转与否，都会被执行；而其它转移延时槽内的指令采用硬件支持的静态转移预测不成功策略，即这些指令也会被猜测地发射进入流水线，一旦转移指令成功转移，指令即被清空，不对程序执行结果造成任何影响。处理器解决控制竞争具体的操作要分两种情况进行：(1)、如图8(a)所示，转移指令进入PIPE 1。当转移预测不成功时，清空两条流水线中IF和ID中的指令；转移指令的下一条指令，即PIPE 2 EX级中的指令是软件调度指令，不被清空。(2)、如图8(b)所示，转移指令进入PIPE 2。当转移预测不成功时，清空PIPE 1 IF级和PIPE2 IF、ID级中的指令；转移指令的下一条指令，即PIPE 1 ID级中的指令是软件调度指令，不被清空。

在双线程模式运行方式1，处理器存在两种运行状态：单硬线程运行状态和双硬线程运行状态。处理器可以根据应用的需求，发生运行状态的切换(也就是线程的切换)。切换的进行是由软件通过专用指令指示硬件完成状态的切换。本发明设计以下两条专用指令：INC_thread rs和DEL_thread。指令INC_thread rs使处理器从单硬线程运行状态进入双硬线程运行状态，参数rs保存的新线程起始地址开始运行。指令DEL_thread使处理器从双硬线程运行状态切换到单线程运行状态。图11是INC_thread和DEL_thread的指令编码格式。

指令INC_thread rs进入流水线后，在ID级被译码，在EX级开始可以进行线程切换操作。设INC_thread运行到EX级的时刻为cycle n，处理器并不马上进入双硬线程运行状态，而是执行以下操作，如图9所示。(1)清空PIPE1中IF级的指令，清空PIPE 2中IF、ID级的指令；(2)调整PIPE 1读取指令的地址，并把指令的地址间隔从原来的加8调整为加4，PIPE 2在发生模式切换之前不再读取指令。执行完上述操作后，指令INC_thread继续运行，直到指令INC_thread运行到WB级，也就是cycle n+3时刻，处理器才进入双硬线程运行状态。在下一拍即cycle n+4时刻，新线程TC 2的指令进入流水线PIPE 2。切换开销为7条指令，3.5个周期。当辅线程执行完之后，并执行指令DEL_thread，指示处理器完成双硬线程运行状态到单硬线程运行状态的切换。指令DEL_thread实现运行状态切换的方式与指令INC_thread的实现方式类似，如图10所示，等到指令DEL_thread运行到WB级时才进行双硬线程运行状态。切换开销为6条指令，3个周期。

处理器在双线程模式运行方式2下，由硬件自动检测运行状态，自行完成线程切换。当处理器检测到cache miss时，只是用硬件保存少量有用的线程现场信息(主要包括寄存器文件、线程状态寄存器、发生cache miss的指令地址等)。当线程重启时，线程从产生线程切换事件的指令开始执行，以此来恢复线程流水线中的现场。处理器给两个线程都分配一套专用的寄存器文件，这样在发生线程切换时，寄存器文件现场就被自动保存下来。同时本发明设计了线程状态保存模块TC_save来保存线程状态寄存器、发生cache miss的指令地址等信息。在本发明中，当cache miss出现时，处理器并不立即进行线程切换，而是保存产生cache miss的指令信息(包括线程号，指令PC值，线程切换事件的类型等)，并把这些信息传递下去，同时清空当前指令和进入流水线的后续指令。当发生cache miss的指令运行到最后一个流水级也就是WB级才进行线程切换。这种方法实现简单，可扩展性强。为实现这种方案，本发明设计了线程状态保存模块TC_save和线程选择模块TC_select。模块TC_save在WB级收集指令在流水线执行过程中的信息，根据这些信息更新线程的状态。模块TC_select根据TC_save所提供的最新的线程状态信息，决定线程是否切换，切换进来的新线程从何处开始运行。图12表示了这两个模块和流水线的关系。

最后，还需要注意的是，以上列举的仅是本发明的具体实施例子。显然，本发明不限于以上实施例子，还可以有许多变形。本领域的普通技术人员能从本发明公开的内容直接导出或联想到的所有变形，均应认是本发明的保护范围。

Claims (2)

1、一种32位的多模式微处理器，该处理器核以两条六级流水线PIPE 1和PIPE2结构为基础，PIPE 1和PIPE 2均包括取指、译码、执行、访存、TAG比较和回写这六个流水级；其特征在于此处理器支持3种运行模式：双核模式、双发射模式或双线程模式；在双核模式下，处理器在微结构上分开，是两个高性能的单发射处理器；在双发射模式下，处理器在微结构上合拢，是一个高性能的双发射精简指令集计算机处理器；在双线程模式下，处理器是一个介于细粒度和同时多线程技术之间“伪”SMT处理器，此时处理器可以支持两种运行方式；

所述处理器包括支持多模式的数据通路和控制单元，所述控制单元包括流水线控制单元PCU和跳转控制单元JBU，所述数据通路包括数据旁路部件BPU和寄存器文件RF；

流水线控制单元PCU负责整个流水线的控制，在双核模式下，采用P1_PCU控制流水线PIPE 1，P2_PCU控制流水线PIPE 2；在双发射和双线程模式下，采用一个联合控制单元joint_PCU控制PIPE 1和PIPE 2＝这两条流水线的运行；

跳转控制单元JBU确定下一拍发射到流水线的指令地址；在双核模式下，流水线PIPE 1和PIPE 2的下一拍指令地址分别由P1_JBU和P2_JBU产生；在双发射和双线程模式下，一个联合跳转控制单元joint_JBU控制PIPE 1和PIPE 2这两条流水线的运行，joint_JBU模块利用P1_JBU和P2_JUB的输出信息，和其它流水线信息一起做出正确的判决，确定下一拍发射到两条流水线中的指令地址；

数据旁路部件BPU根据指令执行的先后次序与相应的控制信号，检测出前后指令之间的数据相关性，从若干数据源中选择出正确的数据，检测结果同时送到流水线控制单元进行流水线状态控制；在双核模式下，P1_BPU负责PIPE 1的数据旁路工作，P2_BPU负责PIPE 2的数据旁路工作；在双发射模式和双线程模式下，P1_BPU和P12_BPU一起负责PIPE 1的数据旁路工作，P2_BPU和P21_BPU一起负责PIPE 2的数据旁路工作；

寄存器文件RF包括通用寄存器文件和媒体寄存器文件，具有两套寄存器文件RF1和RF2，通用寄存器文件采用32×32位的寄存器组织形式，媒体寄存器文件为8×64位的寄存器组织形式；通用寄存器寄存器文件和媒体寄存器文件均具有4读2写的端口，PIPE 1和PIPE 2这两条流水线各自占用2读1写的端口。

2、如权利要求1所述的32位的多模式微处理器，其特征在于：还包括线程状态保存模块TC_save和线程选择模块TC_select，线程状态保存模块TC_save在回写级收集指令在流水线执行过程中的信息，根据这些信息更新线程的状态，线程选择模块TC_select根据线程状态保存模块TC_save所提供的最新的线程状态信息，决定线程是否切换，以及切换进来的新线程从何处开始运行。

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