CN100539024C

CN100539024C - 半导体装置的形成方法

Info

Publication number: CN100539024C
Application number: CNB2007100916569A
Authority: CN
Inventors: 游明华; 李资良; 蔡邦彦
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2006-06-23
Filing date: 2007-04-03
Publication date: 2009-09-09
Anticipated expiration: 2027-04-03
Also published as: CN101093799A

Abstract

本发明提供一种半导体装置的结构与形成方法，其具有浅沟槽隔离结构在绝缘层上覆硅的基底中。其结构包含浅沟槽隔离结构围绕孤岛状的绝缘层上覆硅结构。上述浅沟槽隔离结构包含在上述基底上的第二外延层、与在上述第二外延层上的第二介电层。半导体装置的形成方法包含在基底上形成介电层、与以穿透上述介电层的隔离沟槽围绕上述基底中的装置形成区。上述方法亦包含以第一外延层填入上述沟槽、与在上述装置形成区与上述第一外延层上形成第二外延层。然后以隔离介电质取代一部分的上述第一外延层，然后在上述装置形成区中的上述第二外延层中形成装置例如为晶体管。

Description

半导体装置的形成方法

技术领域

本发明有关于半导体装置的形成方法，特别关于一种将浅沟槽隔离区形成在绝缘层上覆硅(silicon-on-insulator；SOI)基底的方法与结构。

背景技术

传统的绝缘层上覆硅互补型金属氧化物半导体(complementarymetal-oxide-semiconductor；CMOS)装置通常具有薄层的硅在绝缘层上，上述绝缘层例如为埋入式的氧化物(buried oxide；BOX)层，上述薄层的硅作为一主动层。主动装置例如金属氧化物半导体晶体管(金属氧化物半导体场效晶体管；metal-oxide-semiconductor field effect transistors；MOSFETs)形成在上述主动层中的主动区中。上述主动区的大小与配置由隔离区例如浅沟槽隔离区所定义。上述埋入式的氧化物用以隔离基底与主动区内的主动装置。

与形成在块状基底(bulk substrate)的装置相比，形成在绝缘层上覆硅基底上的装置的特征是可展现较佳的性能。绝缘层上覆硅在减少下列问题的发生方面特别有用，上述问题关于相反的基体效应(reverse bodyeffect)、装置的电路栓锁(latch up)、软错效应(soft-error)的发生率、以及接面电容(junction capacitance)。因此绝缘层上覆硅的技术可达成高速的性能、较高的密接密度(packing density)、与减少电力的消耗。

目前有数种技术可用来制造绝缘层上覆硅的基底。其中一种技术称为“氧离子注入隔离”(separation by implantation of oxygen；SIMOX)，将氧注入硅表面下方，并对基底施以退火而在硅层下方形成一埋入式的氧化物层，其注入时间过长且成本高昂。另外，上述绝缘层上覆硅基底暴露在高度的表面损伤与污染的可能性中。第二种技术称为“键合-回蚀式绝缘层上覆硅”(bond-and-etch-back SOI；BESOI)，将经氧化处理的基底以扩散接合的方式连接至未经氧化处理的基底，再对上述经氧化处理的基底的背面进行研磨、抛光、蚀刻的处理，直到形成所需的装置层为止。键合-回蚀式绝缘层上覆硅可以避免注入伤害(implant damage)的发生，其为氧离子注入隔离技术的固有问题。然而，键合-回蚀式绝缘层上覆硅的技术需要耗时的研磨、抛光、蚀刻的处理。另一种技术称为“氢离子注入隔离”(hydrogen implantation and separation)，将氢注入硅中，伴随着热成长氧化物(thermally grown oxide)的形成，而在氧化物底下发生硅基底的脆性化。然后将完成氢离子注入的基底与带有上覆氧化物层的另一硅基底接合。接下来可借由适当的退火程序，在氢离子浓度最高处切割上述接合后的基底。由于上述技术难以形成具有均匀厚度的硅层的绝缘层上覆硅基底，均无法适用于全空乏(fully-depleted)绝缘层上覆硅基底的制造。

先进的CMOS装置的制造通常包含在不同的装置之间形成隔离区。例如某些CMOS混合组件(CMOS hybrid)的定位(orientation)方法包含在形成外延硅层之前制造隔离区例如浅沟槽隔离区。此特定的程序会导致以下的问题。各种隔离区与半导体材料的不同的蚀刻速率会使其CMOS装置的工艺复杂化。因此，在绝缘层上覆硅基底上形成浅沟槽隔离区的传统的CMOS工艺，会在蚀刻隔离区时遭遇到合格率不佳的问题。

因此，我们需要较佳的制造方法与装置结构来更有效地整合CMOS的隔离结构与绝缘层上覆硅混合定位的技术。

发明内容

有鉴于此，本发明提供一种半导体装置的形成方法，以解决上述现有技术中所遭遇的问题。

本发明提供一种半导体装置的形成方法，包含：在基底上形成介电层；图形化该介电层，以在其中形成沟槽；施以外延成长的步骤，使第一外延层成长在该沟槽内，同时避免在该介电层上发生该第一外延层的外延成长；以及施以外延成长的步骤，在该第一外延层上形成第二外延层，该第二外延层延伸至该介电层。

本发明又提供一种半导体装置的形成方法，包含：提供基底；在该基底上形成介电层；图形化该介电层，以在其中形成沟槽；在该沟槽内填入外延成长的半导体材料；以及以该外延成长的半导体材料作为成核位置，以形成额外的外延成长的半导体材料，其中该额外的外延成长的半导体材料延伸至该介电层上。

本发明又提供一种半导体装置的形成方法，包含：提供含硅基底；在该基底上形成氧化硅层；在该氧化硅层中形成多个开口，以暴露出其下的该含硅基底；施以外延成长的步骤，以在暴露的该基底上长出第一含硅材料，此时排除将该第一含硅材料形成在该氧化硅层上；以及施以外延成长的步骤，以在第一含硅材料上长出第二含硅材料，该第二含硅材料实质上覆盖该氧化硅层。

附图说明

图1a与1b分别为剖面图与平面图，显示本发明实施例的绝缘层上覆硅区与浅沟槽隔离区。

图2与3为一系列的剖面图，显示作为种晶的外延层与选择性横向成长的外延层。

图4a与4b分别为剖面图与平面图，显示本发明实施例的绝缘层上覆硅区与浅沟槽隔离区。

图5为剖面图，显示本发明较佳实施例中，在绝缘层上覆硅的外延层上形成N型金属氧化物半导体(n-channel metal oxide semiconductor；NMOS)晶体管与P型金属氧化物半导体(p-channel metal oxidesemiconductor；PMOS)晶体管。

其中附图标记说明如下：

110～半导体基底；

115～介电层；

120～开口

125～隔离沟槽区

130～绝缘层上覆硅孤岛状结

130a～第一绝缘层上覆硅孤

130b～第二绝缘层上覆硅孤岛状结构区

205～第一外延层

205a～溢出部分

210～第二外延层

305～沟槽

310～隔离介电质

405～N型金属氧化物半导体晶体管

410～P型金属氧化物半导体晶体管

具体实施方式

为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：

图1a为剖面图，显示在工艺中段的半导体装置例如为金属氧化物半导体场效晶体管(metal-oxide-semiconductor field effect transistor；MOSFET)。半导体基底110，其较好为硅晶圆，但亦可以是锗、硅锗(SiGe)、应变硅、应变锗、砷化镓、其它半导体材料、或上述的组合。介电层115形成在半导体基底110上。

介电层115较好为包含氧化硅，其形成方法可以是在氧化环境中在600～1100℃的温度与1～10托的压力下，进行热氧化。介电层115的形成亦可以使用其它技术例如化学汽相沉积法(chemical vapor deposition；CVD)。介电层115的厚度较好为100～10,000。在介电层115中形成多个开口120，其穿透介电层115而到达半导体基底110。开口120的形成方法可以是例如传统的掩膜与蚀刻工艺，例如形成图形化的光阻层后施以缓冲的氢氟酸蚀刻(buffered HF etch)。在本发明中亦可使用其它的介电质例如氮化硅、氮氧化硅、经掺杂或未经掺杂的复晶硅玻璃、所谓的高介电常数介电质、或是所谓的低介电常数介电质。

接下来请参考图1b，其显示图1a所示结构的部分平面图。开口120定义隔离沟槽区125，在后述本发明实施例中的步骤之后，会形成隔离沟槽区125。另外，开口120之间的间隔定义后文所叙述的后续绝缘层上覆硅孤岛状结构区130。虽然图中所显示的沟槽为简单的矩形结构，发明所属领域的技术人员应当了解沟槽的特定大小、形状、与配置为设计上可自由决定的事项，而本发明中亦可使用环状、椭圆的、卵形的、延长的、与复杂形状的沟槽。虽然为了显示上的方便，在图1b中仅绘示一个沟槽，但是本发明的实施例中通常使用多个相交或未相交的沟槽。

接下来请参考图2，第一外延层205形成在为开口120所暴露的半导体基底110上，用以形成第一外延层205的外延工艺较好为高温(较好为高于800℃)，并在低压下使用硅烷系的前驱物(precursor)气体作为硅原子的来源，而提供硅的沉积。在沉积工艺的过程中较好为使用氯化氢或其它适当的蚀刻剂，以确保外延成长选择性地发生在暴露的硅区，而不会发生在暴露的介电质区上。发明所属领域的技术人员可显而易见经由例行性的实验，来对上述外延成长工艺作改变。第一外延层205的形成可使用任何适当的技术例如低压化学汽相沉积、等离子体增益化学汽相沉积、或原子级沉积。

上述外延前驱物可包含含硅的化合物与含氯的环境，较好为二氯硅烷(SiCl₂H₂)在氯化氢(HCl)的环境中。由于上述前驱物组成可抑制在介电层115上发生假性成核(spurious nucleation)，而为较佳的前驱物组成。如第2图所示第一外延层205较好为具有溢出开口120的溢出部分205a。

接下来请参考图3，以第一外延层205的溢出部分205a作为种晶区或成核位置区，而在介电层115上形成第二外延层210。如上所述，前述较佳的前驱物组成可抑制在介电层115上发生假性成核，因此第二外延层210的成长以第一外延层205的溢出部分205a为起点，作横向成长，其延伸覆盖介电层115的表面。由于第一外延层205提供用以成长第二外延层210的种晶，第一外延层205与第二外延层210较好为具有相同的结晶取向，而一起成为具有连续性的单层材料。因此，发明所属领域的技术人员当可了解实施例将其叙述成分离的外延层，仅是为了方便说明。

接下来请参考图4a，对图3所示的结构进行平坦化的处理。以异向性蚀刻的方法，在第一外延层205中蚀刻出沟槽305(更正确地来说，应为多个沟槽305)。沟槽305的形成可使用反应性离子蚀刻(reactive ionetch；RIE)、其它干蚀刻法、异向性的湿蚀刻法、或其它适当的异向性蚀刻或图形化工艺。如图4a所示，沟槽305的深度d1可大于第二外延层210的厚度d2(d1>d2)。用来形成沟槽305的光刻掩膜版较好为与用来形成开口120所的光刻掩膜版相同，如此一来，沟槽305便可对准介电层115的边缘。在另一实施例中，亦可使用不同的光刻掩膜版，且不需使沟槽305横向延伸至介电层115的边缘。

在本发明的较佳实施例中，并不需要使沟槽305完全穿透第一外延层205并到达半导体基底110。亦即，如图4a所示，保留部分的第一外延层205，而使其埋藏在沟槽305的下方。又如图4a所示，以隔离介电质310填入沟槽305中。如图所示，隔离介电质310实质上完全填满沟槽305，并与周遭的第二外延层210共平面。发明所属领域的技术人员当可了解上述平坦度可借由各种的手段来达成，包含使隔离介电质310溢出沟槽305，然后以化学机械研磨(chemical mechanical polish；CMP)或回蚀法，对隔离介电质310进行平坦化的处理。请注意介电层115与隔离介电质310的组合完全围绕分离的第二外延层210，并因此对其作电性隔离。因此，借由本发明，形成受到电性隔离的孤岛状结构，而以其来构成主动区，以供后续半导体装置与集成电路的形成。

绘示在图4a的部分结构的平面图绘示在图4b中。如图4b所示，沟槽305与隔离介电质310完全围绕第二外延层210，而将该第二外延层210作为绝缘层上覆硅的孤岛状结构。隔离介电质310可包含以化学汽相沉积法所形成的氧化硅，其亦可包含其它材料例如化学汽相沉积法所形成的氧化硅、氮化硅、氮氧化硅、高介电常数介电质、低介电常数介电质、化学汽相沉积法所形成的多晶硅、或其它介电质。图4a与图4b所示为平坦化的结构，而可根据传统的方法来完成装置的制造。

例如，图5显示例示的实施例，其中N型金属氧化物半导体(n-channelmetal oxide semiconductor；NMOS)晶体管405形成在第一绝缘层上覆硅孤岛状结构区130a中，而P型金属氧化物半导体(p-channel metal oxidesemiconductor；PMOS)晶体管405则形成在第二绝缘层上覆硅孤岛状结构区130b中。

第二外延层210的厚度可为2～200nm，而较好为40nm。第二外延层210(与基底)较好为包含硅，但是亦可以包含碳化硅、锗、砷化镓、砷化铝镓、磷化铟、氮化镓、其它半导体材料、或上述的组合。介电层115作为埋入式氧化物层，其厚度可以是10～200nm，较好为约50nm。

N型金属氧化物半导体晶体管405与P型金属氧化物半导体晶体管410较好为包含闸介电质例如为氧化硅，其厚度为6～100，较好为小于20。在其它实施例中，上述闸介电质可包含高介电常数介电质，其介电常数实质上大于7，其中可能的高介电常数介电质包含Ta₂O₅、TiO₂、Al₂O₃、ZrO₂、HfO₂、Y₂O₃、L₂O₃、及其铝酸盐与硅酸盐。其它适用的高介电常数介电质可包含铪基物质例如HfO₂、HfSiO_x、HfAlO_x。

例示的组成包含加入应力引发薄膜以强化载子的迁移率(carriermobility)。例如发明所属领域的技术人员可了解希望在N型金属氧化物半导体晶体管405的通道区引发源极-漏极方向的张应变；亦希望在P型金属氧化物半导体晶体管410的通道区引发相同方向的压应变。

当应变同时作用于P型金属氧化物半导体晶体管410与N型金属氧化物半导体晶体管405的<110>通道区时，N型金属氧化物半导体晶体管405与P型金属氧化物半导体晶体管410的沟道区呈现实质上不平行的状态，而避免应力造成N型金属氧化物半导体晶体管405或P型金属氧化物半导体晶体管410的性能的下降。发明所属领域的技术人员应了解张应力有利于N型金属氧化物半导体晶体管405；但对P型金属氧化物半导体晶体管410而言，则需要压应力。因此，对N型金属氧化物半导体晶体管405与P型金属氧化物半导体晶体管410选择适当的结晶取向，使其中之一对应力敏感，而另一个则对应力不敏感，是对于N型金属氧化物半导体晶体管405与P型金属氧化物半导体晶体管410的应变效应的两难问题的解决方法之一。

亦可使用可引发应变的隔离沟槽区125，以选择性地分别对N型金属氧化物半导体晶体管405与P型金属氧化物半导体晶体管410引发应力。例如，第一隔离沟槽具有第一顺应性层(liner)、与第二隔离沟槽具有第二顺应性层、或均不具有顺应性层。上述顺应性层例如为氮化物层。可将氮化物的顺应性层形成在上述第二隔离沟槽中，而以例如注入离子或移除该顺应性层来对其进行改质。在另一例子中，上述第一顺应性层可为氮氧化物层(氮化的氧化物)。在此情况中，例如可将氧化物的顺应性层形成在上述第二隔离沟槽中、或是在上述第二隔离沟槽中不形成任何的顺应性层。然后可以顺应性层对其他多个隔离沟槽中的一部分进行改质。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本发明所属领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。

Claims

1.一种半导体装置的形成方法，其特征在于，包含：

在基底上形成介电层；

图形化该介电层，以在其中形成沟槽；

施以外延成长的步骤，使第一外延层成长在该沟槽内，同时避免在该介电层上发生该第一外延层的外延成长；以及

施以外延成长的步骤，在该第一外延层上形成第二外延层，该第二外延层延伸至该介电层。

2.如权利要求1所述的半导体装置的形成方法，其特征在于，还包含：

平坦化该第一外延层与该第二外延层。

3.如权利要求1所述的半导体装置的形成方法，其特征在于，还包含：

在该第二外延层中蚀刻出第二沟槽；以及

将介电材料填入该第二沟槽。

4.如权利要求3所述的半导体装置的形成方法，其特征在于，蚀刻出该第二沟槽时，完全穿透该第一外延层。

5.如权利要求1所述的半导体装置的形成方法，其特征在于，该第一外延层的成长使用硅烷系的前驱物。

6.如权利要求1所述的半导体装置的形成方法，其特征在于，施以外延成长的步骤、使该第一外延层成长在该沟槽内还包含使该第一外延层溢出于该沟槽，而使该第一外延层的一部分延伸至该沟槽侧壁的上方。

7.一种半导体装置的形成方法，其特征在于，包含：

提供基底；

在该基底上形成介电层；

图形化该介电层，以在其中形成沟槽；

在该沟槽内填入外延成长的半导体材料；

以该外延成长的半导体材料作为成核位置，以形成额外的外延成长的半导体材料，其中该额外的外延成长的半导体材料延伸至该介电层上；以及

移除该外延成长的半导体材料，而在其原处形成第二介电材料。

8.如权利要求7所述的半导体装置的制造方法，其特征在于，还包含：

平坦化该外延成长的半导体材料与该额外的外延成长的半导体材料。

9.如权利要求7所述的半导体装置的形成方法，其特征在于，该介电层为热成长的二氧化硅。

10.如权利要求7所述的半导体装置的形成方法，其特征在于，该外延成长的半导体材料与该额外的外延成长的半导体材料包含相同的材料。

11.如权利要求7所述的半导体装置的形成方法，其特征在于，一部分的该外延成长的半导体材料残留在该第二介电材料的下方。

12.一种半导体装置的形成方法，其特征在于，包含：

提供含硅基底；

在该基底上形成氧化硅层；

在该氧化硅层中形成多个开口，以暴露出其下的该含硅基底；

施以外延成长的步骤，以在暴露的该基底上长出第一含硅材料，此时排除将该第一含硅材料形成在该氧化硅层上；以及

施以外延成长的步骤，以在第一含硅材料上长出第二含硅材料，该第二含硅材料覆盖该氧化硅层。

13.如权利要求12所述的半导体装置的制造方法，其特征在于，该氧化硅层的形成方法为热成长法。

14.如权利要求12所述的半导体装置的制造方法，其特征在于，还包含平坦化该第二含硅材料。

15.一种半导体装置的形成方法，其特征在于，包含：

提供基底；

在该基底上形成介电层；

图形化该介电层，以在其中形成第一沟槽；

在该第一沟槽内填入外延成长的半导体材料；

以该外延成长的半导体材料作为成核位置，以形成额外的外延成长的半导体材料，其中该额外的外延成长的半导体材料延伸至该介电层上；

在该额外的外延成长的半导体材料中蚀刻出第二沟槽，该第二沟槽穿透至少部分的该外延成长的半导体材料；以及

将介电材料填入该第二沟槽。