CN100505718C - 一种高速突发模式时钟数据恢复电路 - Google Patents

Abstract

本发明提出了一种高速突发模式时钟、数据的恢复电路，它是由边沿检测电路1、带触发输入的限流定时器2、稳频环路3、判决输出电路4组成。在外围稳频环路确保恢复时钟频率与输入信号时钟频率一致的前提下，利用边沿检测电路输出的触发信号受控地干预限流定时电路的振荡状态，使振荡状态处于最低电平位置并保持至最佳判决时刻；从而实现比特同步和数据快速恢复。该电路具有结构简单、可靠性高、同步速率快和成本低的特点，并且适合技术和市场的发展要求，易于集成或二次集成。

Description

一种高速突发模式时钟数据恢复电路

技术领域

本发明属于数字通信技术领域，它特别涉及高速突发模式时钟数据恢复电路技术。

背景技术

DWDM(密集波分复用)技术为通信网络提供了巨大的传输容量，逐步成为主流传输技术。伴随着DWDM技术的成熟和传输容量的快速增长，传统的电子交换系统承受的压力日趋增大，光交换技术的引入日显迫切。从支持的业务类型来看，光交换又可分为电路交换(波长路由)和分组交换两种方式。光逻辑器件还很不成熟，不能完成复杂的逻辑处理功能，所以只能实施电控光交换，即在电域上识别信头，由电信号来控制光开关的动作。由于电控光交换没有摆脱电子“瓶颈”的限制，从而限制了它们的发展和应用。OBS(光突发交换)设法综合较大粒度的波长(电路)交换和较细粒度的光分组交换两者的优点，并克服了这两种交换方式的不足，在较低的光子器件要求下，实现了面向IP的突发业务的快速资源分配和高资源利用率，因此能有效地支持上层协议或高层用户的突发业务。

由于DWDM技术的成熟和DWDM系统在骨干网、城域网上的推广应用，接入网却大部分仍停留在窄带水平，而且仍主要是以支持电路交换为基本特征，不能满足用户高速上网乃至视频业务的日益迫切的需求，接入网已经成为全网带宽的最后瓶颈，接入网的宽带化和IP化已经迫在眉睫。这样在前所未有的发展机会下，各种宽带接入技术不断涌现。主要有基于双绞线传输的接入技术(ADSL)、基于同轴电缆和光纤混合传输的接入技术(HFC)、基于以太网技术的宽带接入(传输媒质为光纤+5类线)、基于无线传输的接入技术(MMDS、LMDS等)和基于光纤传输的接入技术[主要有无缘光网络(PON)技术、基于同步数字传输网(SDH)的有源光接入]等。这些接入网中都需要对数据信号快速的同步。其中特别是PON上行为多点对一点的TDMA(时分多址)通信方式。PON系统的测距机制保证不同ONU(光网络单元)发送的信元在OLT(光线路终端)端互不碰撞，但测距精度有限，一般为±1bit，OLT端接收到的数据流为近似连续的数据流，不同ONU发送的时隙之间有几bits的防护时间，不同ONU发送的时隙之间有相位突变。因此，必须在信元到达的前几个bits内实现快速突发比特同步。

因此无论是OBS系统核心节点接受的来自各边缘节点的信号、还是PON的上行数据信号，因幅度、相位各不相关而具有突发特征。要对这些突发信号的首码进行相位即时锁定是十分困难的，传统的同步方法(插入导频法、滤波法、锁相环法)由于同步速度慢，一般为ms量级，无法满足高速系统的要求。现今较常用的同步方法为：相关同步法和改进门控振荡法。在这两种突发模式同步方法中，相关同步法由于系统复杂同步速度慢无法满足高性能通信系统对时钟、数据恢复(CDR)的要求，而且由于涉及过多的数字处理模块故研发成本会很高。改进门控振荡法虽然同步速率很快但是对电路的制造工艺要求极高，其研发成本不是一般研发单位和一般民用市场可以承受。针对以上情况，本发明的CDR电路在结构简捷、成本低廉的同时保证系统有快的同步速度和高的可靠性。

发明内容

本发明的目的是提供一种新的高速突发模式时钟、数据的恢复电路，与同类电路相比该电路具有结构简单、可靠性高、同步速率快、成本低、并且适合技术和市场的发展要求、易于集成或二次集成等特点。

一种高速突发模式时钟、数据的恢复电路(如图1所示)，其特征是它包括边沿检测电路1、带触发输入的限流定时器2、稳频环路3、判决输出电路4；

其中电路端口包括：0—1端口是原始数据输入端口；0—2端口是恢复数据输出端口；0—3端口是恢复时钟输出端口；边沿检测电路1有2个端口：1—1端口是原始数据输入端口，1—2端口是触发信号输出端口；带触发输入的限流定时器2有3个端口：2—1端口是触发信号输入端口，2—2端口是频率误差直流偏置电压输入端口，2—3端口是恢复时钟输出端口；稳频环路3有2个端口：3—1端口是恢复时钟输入端口，3—2端口是频率误差直流偏置电压输出端口；判决输出电路4有3个端口：4—1端口是原始数据输入端口，4—2端口是恢复时钟输入端口，4—3端口是恢复数据输出端口；

电路连接方式是：0—1端口、1—1端口、4—1端口连接；1—2端口、2—1端口连接；2—3端口、4—2端口、0—3端口、3—1端口连接；3—2端口、2—2端口连接；4—3端口、0—2端口连接；

所述的边沿检测电路1是一个带钳位功能的RC微分电路；由R1、C1和Vd组成。

所述的带触发输入的限流定时器2(如图2所示)由电阻R1～R6、双极性晶体管T1～T5、电容C1、变容二极管D1～D4、稳压二极管D5、电源Va、Vb、Vc、Vd；晶体管T1的集电极和晶体管T2的基极顺序连接、并在两晶体管的发射极分别接有恒流源、两发射极之间接有定时电容、两晶体管的集电极分别接有上拉电阻；T1晶体管的基极接地，T2晶体管作为输出管，输出管T2晶体管的发射极、集电极和T3晶体管的发射极、集电极分别对接；T3晶体管为输入管，其基极接入经钳位的触发信号；电路的连接形式为：C1—端接端口1—1，另一端与R1的一端、T3的基极相连接；R1的另一端接Vd；T3、T2的集电极相连接后与R2的一端连接；R2的另一端与Vb相连接；T3、T2的发射极相连后与D3、D4的正极相连；T2的基极、T1的集电极相连后与R3的一端相连；R3的另一端与Va相连；T1的基极接地；T1的发射极与D1、D2的正极相连；D1、D2、D3、D4的负极相连后与端口2—2连接；T1的发射极与T4的集电极相连；T2、T3的发射极与T5的集电极相连；T4、T5的基极与R4的一端、D5的负极相连；R4的另一端接地；R6的一端接T4的发射极，另一端接D5的正极；R5的一端接T5的发射极，另一端接D5的正极；D5的正极接Vc；

所述的稳频环路3采用电容性调节的锁相环电路；

所述的判决输出电路4采用D型触发器电路。

本发明的实质是：在外围稳频环路确保恢复时钟频率与输入信号时钟频率—致的前提下，利用边沿检测电路输出的触发信号受控地干预限流定时电路的振荡状态，使振荡状态处于最低电平位置并保持至最佳判决时刻；从而实现比特同步和数据快速恢复。

本发明的基本原理为：如附图1所示，边沿检测电路检出输入数据信号的正、负跳变，得到富含位信息的边沿信号作为触发信号。然后用它经钳位电路后触发限流定时器，迫使限流定时器输出信号与输入数据信号相位同步。限流定时器振荡频率与输入信号时钟频率相同，其一致性由外围稳频电路保证。这样限流定时器电路输出即为与输入信号同频同相的时钟信号。由于带触发输入的限流定时器电路在触发时有即时调整输出相位并短时保持的特性，限流定时器输出时钟信号和原始输入数据信号已满足最佳判决条件，可直接由判决输出电路恢复出数据。

与现今较常用的高速同步方法相比，本发明的突出优点是：结构简单、同步时间短、时钟频谱纯净、对制作工艺要求低、受环境器件条件影响小、极大地降低成本的同时大幅提高系统性能和可靠性。适合技术和市场的发展要求、并易于集成或二次集成等特点。

现将其与相关同步法和改进门控振荡法做一个简单比较：

1、从系统复杂程度看：本发明的技术复杂程度不及改进门控振荡法的1/20，不及相关同步法的1/40(以使用晶体管数量为依据)。就技术难度本身而言，相关同步法涉及精确的延迟、各延迟翻版见的准确的选取和调度，需复杂的数字处理模块才得以实现。改进门控振荡法虽比相关法稍显简单，但是在两个从振荡器共用来自主振荡器的参考频率、受数据信号控制两从振荡器实现轮换间歇振荡、由两从振荡器输出波形合成最终时钟输出和对合成时钟时杂散微小脉冲的压制、以及两从振荡器之间的动态协调，其实现难度也不言而喻。以上技术难题本发明均不涉及。

2、从工艺水平看：门控振荡法对两从振荡器与主振荡器的一致性要求极其严格，一般在90％以上。分离元件不可能实现，一般使用CMOS集成电路。两从振荡器之间延迟控制也十分苛刻。相关同步法各时延翻版的产生都有赖于大量精确的延迟电路，这些对器件工艺的精确性都提出了极高的要求。本发明对器件一致性、延迟精确性均无苛刻要求。

3、从系统性能看：相关同步法由于涉及数字处理环节太多，同步较慢，—般为μs量级。而且输出时钟稳定性不高，而且必须用突发块开头几个比特作为相关图案建立比特同步。门控振荡法同步极快，一般为ns量级，输出时钟稳定性好，但频谱不纯净。不需专门比特开销作为同步图案，首码即可即时相位锁定。而本发明同步速度不亚于门控振荡法，其原因在于：门控振荡法实现同步瞬间，要求振荡器从停止即刻开始振荡，而门控振荡法所使用的振荡器为延迟振荡器，其建立振荡的过程是从振荡回路恢复导通到振荡在每个延迟单元完全通过的过程，这样在原理上就限制了同步时间的缩短。而本发明所使用的限流定时器结构简单、振荡历经环节少，而且振荡器一直处于工作状态无需中途重新建立振荡。同步瞬间只是触发信号产生雪崩干预导致振荡器发生相位突变。

此外本电路中晶体管都工作在放大区(开关时间短，无存储时间)，从而避免了为提高工作频率而减小定时电容、定时电阻，导致晶体管饱和太深，振荡器无法正常工作的情况。T1晶体管为共基极接法，频率特性较共射极好。定时电容接在发射极，因而集电极输出波形前后沿好，用较大的恒流源对其充电，所以晶体管的漏电流影响小。定时电阻是T1晶体管集电极负载电阻，可选比较小的数值，振荡频率可以很高、频谱纯净、稳定。稳频采用反馈环路方式，因而环境温度、电源电压和晶体管参数变化对周期影响都很小。而且整个系统为无记忆系统，所有的相位误差累积在每次触发同步时都被关断而不会累积。由此可见本电路综合性能全面优于现有同步方法。对系统速率为5Gb/s的NRZ突发数据(各数据包之间相位不相关)可在10ps之内建立比特同步。

本发明可广泛用于高速突发模式数字信号的时钟提取、信号再生、高速光突发模式、不均匀码流数字信号的即时同步和信号再生等技术领域。

附图说明

图1是本发明的电路原理示意图

图中：1是边沿检测电路，2是带触发输入的限流定时器，3是稳频环路，4是判决输出电路。0—1端口是原始数据输入端口；0—2端口是恢复数据输出端口；0—3端口是恢复时钟输出端口。1—1端口是原始数据输入端口；1—2端口是触发信号输出端口。2—1端口是触发信号输入端口；2—2端口是频率误差直流偏置电压输入端口；2—3端口是恢复时钟输出端口。3—1端口是恢复时钟输入端口；3—2端口是频率误差直流偏置电压输出端口。4—1端口是原始数据输入端口；4—2端口是恢复时钟输入端口；4—3端口是恢复数据输出端口。

图2是本发明的电路框图

图中：1是边沿检测电路，2是带触发输入的限流定时器，3是稳频环路，4是判决输出电路。R1到R6为电阻；T1到T5为双极性晶体管；C1为电容，D1到D4为变容二极管；D5为稳压二极管；Va、Vb、Vc、Vd别为电源。

图3是本发明的一个具体实施方式

图中：1是边沿检测电路，2是带触发输入的限流定时器，3是稳频环路，4是判决输出电路。R1到R19为电阻；T1到T6为双极性晶体管；C1到C10为电容，D1到D4为变容二极管；D5为稳压二极管；D6为发光二极管；SW1、SW2、SW3为拨号开关。Va为3V电源；Vb为5V电源；Vc为9V电源；Vd为2.5V电源；VCC为5V电源；设定系统速率为155Mb/s；CRYSTAL为石英晶体谐振器；发光二极管选用Agilent Technologies HBFP 0405；IC1、IC2、IC3、IC4分别选用Motorola的MC10131，MC33171、MC12022、MC145152器件；其中，MC145152实现图2中频率检测的功能；MC12022实现图2中分频器的功能；MC33171实现图2中电荷泵和环路滤波的功能；MC10131实现图2中D触发器的功能。

具体实施方式

下面结合附图和实施例对本发明作进一步说明

图2是本发明的一个电路框图，其中，1是边沿检测电路，2是带触发输入的限流定时器，3是稳频环路，4是判决输出电路。R1到R6为电阻；T1到T5为双极性晶体管；C1为电容，D1到D4为变容二极管；D5为稳压二极管；Va、Vb、Vc、Vd别为电源电压。

图中所示的电路组成如下：

边沿检测电路1，其特征为RC微分电路。输入数据信号经过由C1、R1组成的微分电路，检出数据信号的正、负跳变，而后由Vd钳位至T5的阈值电平。起触发作用的只有正跳变，负跳变对电路无太大影响可以不予滤除以简化电路。C1一端接端口2—1，一端接R1的一端、接T3的基极。而R1的另一端接电压源Vc。带触发输入的限流定时器2，(如图2所示)C1一端接端口1—1，另一端与R1的一端、T3的基极相连接，R1的另一端接Vd。T3、T2的集电极相连接后与R2的一端连接，R2的另一端与Vb相连接。T3、T2的发射极相连后与D3、D4的正极相连。T2的基极、T1的集电极相连后与R3的一端相连。R3的另一端与Va相连。T1的基极接地。T1的发射极与D1、D2的正极相连。D1、D2、D3、D4的负极相连后与端口2—2连接。T1的发射极与T4的集电极相连。T2、T3的发射极与T5的集电极相连。T4、T5的基极与R4的一端、D5的负极相连。R4的另一端接地。R6的一端接T4的发射极，另一端接D5的正极。R5的一端接T5的发射极，另一端接D5的正极。D5的正极接Vc。端口0—1、端口1—1、端口4—1连接。端口1—2、端口2—2连接。端口2—3、端口4—2、端口0—3、端口3—1连接。端口3—2、端口2—2连接。端口4—2、端口0—2连接。

图3是本发明的一个具体实施方式。其中，1是边沿检测电路，2是带触发输入的限流定时器，3是稳频环路，4是判决输出电路。R1到R19为电阻；T1到T6为双极性晶体管；C1到C10为电容，D1到D4为变容二极管；D5为稳压二极管；D6为发光二极管；SW1、SW2、SW3为拨号开关。Va为3V电源；Vb为5V电源；Vc为9V电源；Vd为2.5V电源；VCC为5V电源。设定系统速率为155Mb/s；CRYSTAL为石英晶体谐振器；发光二极管选用AgilentTechnologies HBFP 0405，；IC1、IC2、IC3、IC4分别选用Motorola的MC10131，MC33171、MC12022、MC145152器件；其中，MC145152实现图2中频率检测的功能；MC12022实现图2中分频器的功能；MC33171实现图2中电荷泵和环路滤波的功能；MC10131实现图2中D触发器的功能；对电路1部分、电路2部分的描述在前文已有详尽的说明；故此，结合图3只对电路3、电路4做深入说明；图3中，IC4是16bit并行码输入预置频率的CMOS双模式锁相环大规模集成电路，共有28个外接引脚，其中26、27脚是参考频率引脚，26脚接R17的一端，R17的另一端与CRYSTAL的一端和C10的一端连接；CRYSTAL的另一端与27脚和C9的一端连接，C9和C10的另一端接地，这样外接CRYSTAL与IC4的片内振荡器以及接地电容构成了本地参考频率源；R17为限流电阻，对片内振荡器起保护作用；脚28为频率锁定引脚；28脚接R16的一端，R16的另一端接T6的基极；T6的发射极接D6的负极；T6的集电极接D6的正极；T6的集电极和D6的正极与R15的一端连接，R15的另一端与VCC连接；脚2接电源VCC，脚3接地；脚1是信号输入引脚，脚1接IC3的信号输出引脚4；脚7、脚8是鉴频信号双端输出脚；脚7接R13的一端，R13的另一端接C6的一端和R11的一端，C6的另一端接地，R11的另一端接R8的一端和IC2的脚3；R8的另一端接C4的一端，C4的另一端接C3和R7的一端、及接IC2的脚6，C3的另一端接地，R7的另一端接端口3—2；脚8接R14的一端，R14的另一端接R12和C7的一端，C7的另一端接地，R12的另一端接R10的一端和IC2的脚2，R10的另一端接C5的一端，C5的另一端接地；脚4、脚5、脚6接SW1的三个引脚，构成三位除R计数器的预置拨号器，预置输入分别为“0”、“0”、“1”；IC4的脚11、脚12、脚13、脚14、脚15、脚16、脚17、脚18、脚19、脚20分别接SW2的十个引脚，构成十位除N计数器的预置拨号器，预置输入分别为“0”、“0”、“0”、“0”、“1”、“1”、“0”、“1”、“1”、“0”；IC4的脚10、脚21、脚22、脚23、脚24、脚25分别接SW3的六个引脚；构成六位除A计数器的预置拨号器，预置输入为“0”、“0”、“0”、“0”、“1”、“0”；SW1、SW2、SW3的其他引脚均接地；IC4的脚9是分频模式控制引脚，IC4的脚9接IC3的脚6，以上是IC4的全部连接；IC3为CMOS双模式前置分频器中等规模集成电路，脚1接C2的一端，C2的另一端接端口3—1，脚2、脚3分别接VCC，脚5接地，脚8接C8的一端，C8的另一端接地，脚7空闲；IC2为CMOS集成运算放大器，脚7接VCC，脚4接地，脚1接R9的一端，R9的另一端接脚5，脚8空闲；IC1是D触发器集成电路，脚1和16接VCC，脚8接地；脚4、脚5、脚6相连，再与R18和R19的一端连接，R19的另一端接地，R18的另一端接VCC；脚2接端口4—3，脚7接端口4—1，脚9接端口4—2，其他引脚空闲。

需要说明的是：上述实施例中的三极管可以采用市场成熟的双极性晶体管，这样就可以大大降低成本，并易于采用集成电路工艺进行集成或二次集成。

本发明实施例提供的高速突发模式CDR电路，在5Gb/s速率下，对突发NRZ码同步时间小于10ps。它可以广泛用于光通信和光纤通信系统、以及其他需要即时比特同步、信号再生的数字通信系统之中。

Claims (2)

1、一种高速突发模式时钟、数据的恢复电路，其特征是它包括边沿检测电路(1)、带触发输入的限流定时器(2)、稳频环路(3)、判决输出电路(4)；

其中电路端口包括：0—1端口是原始数据输入端口；0—2端口是恢复数据输出端口；0—3端口是恢复时钟输出端口；边沿检测电路(1)有2个端口：1—1端口是原始数据输入端口，1—2端口是触发信号输出端口；带触发输入的限流定时器(2)有3个端口：2—1端口是触发信号输入端口，2—2端口是频率误差直流偏置电压输入端口，2—3端口是恢复时钟输出端口；稳频环路(3)有2个端口：3—1端口是恢复时钟输入端口，3—2端口是频率误差直流偏置电压输出端口；判决输出电路(4)有3个端口：4—1端口是原始数据输入端口，4—2端口是恢复时钟输入端口，4—3端口是恢复数据输出端口；

电路连接方式是：

0—1端口、1—1端口、4—1端口连接；1—2端口、2—2端口连接；2—3端口、4—2端口、0—3端口、3—1端口连接；3—2端口、2—2端口连接；4—3端口、0—2端口连接；

所述的边沿检测电路(1)是一个RC微分电路；

所述的带触发输入的限流定时器(2)由电阻R1～R6、双极性晶体管T1～T5、电容C1、变容二极管D1～D4、稳压二极管D5、电源Va、Vb、Vc、Vd组成；晶体管T1的集电极和晶体管T2的基极顺序连接、并在两晶体管的发射极分别接有恒流源、两发射极之间接有定时电容、两晶体管的集电极分别接有上拉电阻；T1晶体管的基极接地，T2晶体管作为输出管，输出管T2晶体管的发射极、集电极和T3晶体管的发射极、集电极分别对接；T3晶体管为输入管，其基极接入经钳位的触发信号；电路的连接形式为：C1一端接端口1—1，另一端与R1的一端、T3的基极相连接；R1的另一端接Vd；T3、T2的集电极相连接后与R2的一端连接；R2的另一端与Vb相连接；T3、T2的发射极相连后与D3、D4的正极相连；T2的基极、T1的集电极相连后与R3的一端相连；R3的另端与Va相连；T1的基极接地；T1的发射极与D1、D2的正极相连；D1、D2、D3、D4的负极相连后与端口2—2连接；T1的发射极与T4的集电极相连；T2、T3的发射极与T5的集电极相连；T4、T5的基极与R4的一端、D5的负极相连；R4的另一端接地；R6的一端接T4的发射极，另一端接D5的正极；R5的一端接T5的发射极，另一端接D5的正极；D5的正极接Vc；

所述的稳频环路(3)采用电容性调节的锁相环路；

所述的判决输出电路(4)采用D型触发器电路。

2、根据权利要求1所述的一种高速突发模式时钟、数据的恢复电路，其特征是所述的边沿检测电路(1)、带触发输入的限流定时器(2)、稳频环路(3)、判决输出电路(4)的组成及联接方式是：R1到R19为电阻；T1到T6为双极性晶体管；C1到C10为电容，D1到D4为变容二极管；D5为稳压二极管；D6为发光二极管；SW1、SW2、SW3为拨号开关；Va为3V电源；Vb为5V电源；Vc为9V电源；Vd为2.5V电源；VCC为5V电源；设定系统速率为155Mb/s；CRYSTAL为石英晶体谐振器；发光二极管选用Agilent Technologies HBFP 0405；IC1、IC2、IC3、IC4分别选用Motorola的MC10131，MC33171、MC12022、MC145152器件；IC4是16bit并行码输入预置频率的CMOS双模式锁相环大规模集成电路，共有28个外接引脚，其中26、27脚是参考频率引脚，26脚接R17的一端，R17的另一端与CRYSTAL的一端和C10的一端连接；CRYSTAL的另一端与27脚和C9的一端连接，C9和C10的另一端接地，这样外接CRYSTAL与IC4的片内振荡器以及接地电容构成了本地参考频率源；R17为限流电阻，对片内振荡器起保护作用；脚28为频率锁定引脚；28脚接R16的一端，R16的另一端接T6的基极；T6的发射极接D6的负极；T6的集电极接D6的正极；T6的集电极和D6的正极与R15的一端连接，R15的另一端与VCC连接；脚2接电源VCC，脚3接地；脚1是信号输入引脚，脚1接IC3的信号输出引脚4；脚7、脚8是鉴频信号双端输出脚；脚7接R13的一端，R13的另一端接C6的一端和R11的一端，C6的另一端接地，R11的另一端接R8的一端和IC2的脚3；R8的另一端接C4的一端，C4的另一端接C3和R7的一端、及接IC2的脚6，C3的另一端接地，R7的另一端接端口3—2；脚8接R14的一端，R14的另一端接R12和C7的一端，C7的另一端接地，R12的另一端接R10的一端和IC2的脚2，R10的另一端接C5的一端，C5的另一端接地；脚4、脚5、脚6接SW1的三个引脚，构成三位除R计数器的预置拨号器，预置输入分别为“0”、“0”、“1”；IC4的脚11、脚12、脚13、脚14、脚15、脚16、脚17、脚18、脚19、脚20分别接SW2的十个引脚，构成十位除N计数器的预置拨号器，预置输入分别为“0”、“0”、“0”、“0”、“1”、“1”、“0”、“1”、“1”、“0”；IC4的脚10、脚21、脚22、脚23、脚24、脚25分别接SW3的六个引脚，构成六位除A计数器的预置拨号器，预置输入分别为“0”、“0”、“0”、“0”、“1”、“0”；SW1、SW2、SW3的其他引脚均接地；IC4的脚9是分频模式控制引脚，IC4的脚9接IC3的脚6，以上是IC4的全部连接；IC3为CMOS双模式的置分频器中等规模集成电路，脚1接C2的一端，C2的另一端接端口3—1，脚2、脚3分别接VCC，脚5接地，脚8接C8的一端，C8的另一端接地，脚7空闲；IC2为CMOS集成运算放大器，脚7接VCC，脚4接地，脚1接R9的一端，R9的另一端接脚5，脚8空闲；IC1是D触发器集成电路，脚1和16接VCC，脚8接地，脚4、脚5、脚6相连，再与R18和R19的一端连接，R19的另一端接地，R18的另一端接VCC，脚2接端口4—3，脚7接端口4—1，脚9接端口4—2，其他引脚空闲。

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