CN1004594B - 水平结构晶体管及其制作方法 - Google Patents

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Abstract

在被诸如氧化物之类的绝缘体［２２］完全包围的一个薄的外延岛［２４，７０］中制成水平结构晶体管［２０，６８］。该晶体管［２０，６８］具有从同一掩模扩散到岛［２４，７０］中的基极区［３４，８０］和发射极区［２６，８４］，从而使基极［３４，８０］的宽度是可控的并且相对于发射极［２６，８４］来说保持不变。多晶硅基极接触［３６，９６］位于岛［２４，７０］的顶部之上并通过氧化层［９０］与发射极区［２６，８４］和集电极区［２８，８６］相隔离。此水平结构晶体管很容易把互补的双极型晶体管［２０，６８］和互补的ＩＧＦＥＴ器件制作在同一衬底上。

Description

水平结构晶体管及其制作方法
本发明一般涉及晶体管和集成电路，更准确地说是涉及水平结构晶体管（horizontal Structure transistor）及其制造方法。
人们希望双极型晶体管的结构是有助于将其本身方便地制作成真正互补的双极型晶体管。人们还希望制作此类互补的双极型结构的工艺与在同一衬底上制作绝缘栅场效应晶体管（IGFET）结构的工艺是相兼容的。此外，人们还希望双极型晶体管具有微型化，易于用自动化工具进行自动设计布局，具有良好的完全隔离以及开关速率高等特征。
目前采用的晶体管的结构具有若干严重的固有缺点。制造有效的，高增益的纵向NPN晶体管在目前是可能的，但是在同一衬底上制作具有匹配特性的互补的PNP晶体管，一般来说是困难的或不可能的。通常，当希望在制作纵向NPN晶体管的同一衬底上制作PNP晶体管时，所制作的都是横向PNP晶体管。众所周知的是，此类PNP晶体管与纵向NPN晶体管不是真正互补的，同时在诸如增益和速度方面有若干固有的缺点。此外，甚至这种比较有效的纵向NPN晶体管也浪费半导体晶片上的实际占地，难于完全隔离，并且引入了一些不希望有的寄生电容。
此外，目前难于在同一衬底上制作双极型和IGFET器件。要在具有双极型器件的一块衬底上同时制作TGFET器件，就免不了要大大增加所需要的工艺步骤，这样就会降低产量和提高成本。
人们希望有一种晶体管的结构能克服这些和其它方面的缺点。为此人们希望有一种新的晶体管结构，该结构是微型的，易于适应自动化设计布局技术，并具有一种适合于将IGFET器件同时制作在同一衬底上的工艺方法。同时希望这样一种晶体管结构能具有高增益，完全隔离和低寄生电容的特征。此类特征将导致大大提高电路的开关速率。人们还希望晶体管的载流能力是便于控制的。最后，这样一种经改进了的晶体管应该具备能方便地制作真正互补的NPN和PNP双极型晶体管的能力。
因此，按照本发明的经改进了的晶体管是由一个制作在完全隔离的外延岛（epitaxial island）内的水平结构晶体管构成的。这种隔离可以通过在一个绝缘体的顶部或者在一层绝缘材料内建立隔离岛来实现。这种外延岛完全被绝缘体所包围。这种隔离的外延岛最好是薄的和具有规则的形状，并且能在一维方向上延伸，以便改进这种晶体管的载流能力。通过基区，发射区和集电区的适当扩散，可以在此类薄的外延岛上形成水平晶体管。一多晶硅基极接触建立在岛的顶部，可以和例如在绝缘岛的一端的、电路的其余部份接触。
在下文中将描述若干种最佳的用于制作此类水平结构晶体管的方法。一般说来，在制作此类晶体管中所需的扩散是与在同一衬底上制作IGFET器件相兼容的，并且这样做不需要添加额外的掩模工序，即使需要额外工序也是极少的。其它的器件，诸如电阻和肖特基（Schottky）二极管等也是在这种隔离的外延岛内制作的。
可以采用若干种制取此类隔离岛的方法。一个最佳的方法涉及到对多孔硅的阳极形成，该多孔硅在其后被转化为氧化硅。这种工艺可以按照人们的要求产生外延硅隔离岛，而这些岛是适于制取如同下文所描述的那种晶体管和其它结构的。
本发明的新颖特征由下面的权利要求逐项详细叙述。本发明的上述和其它目的以及优点将在下文中揭示，同时为了说明本发明而不是为了限止本发明，若干个最佳实施例伴随相应的附图加以阐明。
图1是一种制作在绝缘层上面的岛中的NPN晶体管的剖面图。
图2是一种制作在绝缘层内的岛中的NPN晶体管的剖面图;
图3-12说明在绝缘层内的外延岛中制作互补双极型晶体管的一种最佳的工艺方法;
图13-15说明在隔离的外延岛内制作电阻的一种最佳的方法;
图16-18说明在隔离的外延岛内制作晶体管的第二种最佳的方法;
图19表示一种在隔离的外延岛内制成的肖特基势垒二极管;
图20-25说明在绝缘层内隔离外延岛内制作双极型晶体管的另一种最佳的工艺方法;
图26是一种绝缘层内的发射极与集电极不互连的隔离的外延岛内制成的双极型晶体管的透视剖面图;
图27-29说明在绝缘层内形成隔离的外延岛的一种最佳的方法;
图30-32说明在绝缘层内形成隔离的外延岛的另一种最佳的方法;
图33-39说明在绝缘层顶部上的外延岛中形成双极型晶体管的一种最佳的方法;
图40表示一种在绝缘层上的外延岛中制成的水平双极型晶体管的透视剖面图;
图41表示一种在绝缘层内的隔离的外延岛中形成的互补的IGFET器件的剖面图。
图1和图2表示按照本发明制成的水平结构晶体管的剖面图。图1中的NPN晶体管〔10〕制造在绝缘层〔12〕上的外延岛〔14〕之中。图2表示制作在绝缘层〔22〕内的外延岛〔24〕中的一个NPN晶体管。
参见图2。水平结构双极型晶体管〔20〕是制作在绝缘层〔22〕内的外延岛〔24〕之中的。NPN晶体管〔20〕是位于N阱内的。该绝缘层〔22〕最好是用氧化硅（在下文中把它简称为氧化物）。重掺杂的N+发射极区〔26〕和集电极区〔28〕形成与发射极和集电极引线〔30，32〕的欧姆接触。如图2所示，这种发射极和集电极的引线〔30，32〕是金属的，但是多晶硅引线也是属于本发明的范围之内的。
P型基极区〔34〕与发射极〔26〕相邻，并与一P+多晶硅基极接触即引线相接触，该基极接触〔36〕通过氧化层〔38〕与集电极〔28〕和发射极〔26〕相隔离，同时它完全被氧化物〔40〕包围，基极的宽度是不变的，从而提供了可预计的和精确控制的器件特性。当这种结构〔20〕按照下面所描述的那样制成时，该基极的宽度能方便地随意选定，使人们能按其愿望来设计水平结构〔20〕的晶体管的增益参数。
晶体管〔20〕在其中形成的外延岛24四周均被氧化物包围，从而使其非常良好地与在同一衬底上的所有其它晶体管相隔离，并减少了寄生电容。外延岛〔24〕的深度一般为0.5微米，因此在其中形成的水平结构晶体管〔20〕是极端微小的。晶体管〔20〕的微型化和侧壁电容的消除产生了一种非常快速的晶体管。正如在图2中所能看到的那样，水平结构晶体管20是非常对称的，它导致形成了两个方向开关速率都很高的晶体管，尽管两个方向的速率一般来讲是不相等的。
图2中的晶体管的透视图表示在图26中。岛〔24〕只有一端在图26中被显示出来，它说明多晶硅基极接触〔36〕是如何从岛〔24〕中移去并外露出来。这使它很容易与芯片上的电路的其余部分相连接。此类隔离岛〔24〕在电流方向上（从发射极到集电极）的典型长度是10～20微米，而在发射极和集电极的长度是50-100微米或更多些，这就是基极接触36延伸的方向。用于制作此类隔离岛的最佳方法将在下文中描述。
PNP晶体管的结构与图2中的NPN结构相同，不过各区域的导电类型是相反的。这种PNP晶体管是在P型外延岛中制成的。因此，NPN和PNP双极型晶体管的结构是基本相同的，但是为了补偿多数载流子寿命和迁移率，尺寸大小有所变化。这一点导致形成了真正互补的双极型晶体管，它们的特性是精确地相匹配的。这一点是对过去的双极型结构的一个改进，在过去的结构中和纵向NPN晶体管相匹配的是器件特性十分不同的横向PNP晶体管。图1和图2中所示的双极型晶体管结构不象目前的横向PNP晶体管，而是与置放在它们旁边的纵向NPN晶体管非常接近。
参见图1。一个制作在绝缘层〔12〕顶部上的外延岛〔14〕中的NPN晶体管。绝缘层〔12〕最好是氧化硅。水平晶体管〔10〕的结构同图2中的结构非常类似，其中重掺杂的N+发射极〔46〕和集电极〔48〕的区域位于N型外延岛〔14〕的两侧。一个P型基极与发射极〔46〕相邻，同时一个多晶硅P+基极接触〔56〕位于岛〔14〕的顶部，并通过氧化层〔58〕与发射极〔46〕和集电极〔48〕的区域相隔离，而且被另一氧化层〔60〕所覆盖。发射极和集电极接触〔50〕，〔52〕分别与发射极〔46〕和集电极〔48〕连接并位于绝缘层〔12〕的表面。接触〔50〕和〔52〕都是金属性的接触。
一个与图1中的NPN晶体管类似的PNP结构（未示出）可以用来形成一个与NPN器件〔10〕互补的晶体管。图1中的结构，象图2中的结构一样可以制成微型器件和高开关速率器件，图1中的器件的透视图见图40，图40多晶硅基极接触〔56〕被侧向边上并外露出来以便于和电路的其余部分接触。发射极和集电极的引线〔50〕，〔52〕在图40中未示出。
图1和图2两图中的器件结构是非常微型的，可使衬底达到很高的集成度。并且，它们两者在形状上都是矩形的，这就便于使用自动化设计技术来设计器件的位置和连接器的路线。这就能采用最小的芯片面积，最低的成本和短的产品设计到投产的时间来设计出高质量的双极型器件。
参见图3-12，说明制作如图2中所示类型的互补的水平结构晶体管的一种最佳方法。图中与图2相应的部分将用与图2相同的编号。在此处和以后的有关工艺方法的描述中所给出的诸如注入能量和掺杂剂浓度之类的各种最佳数值都只能是近似值，而且为了便于控制工艺方法中的细节，该值也是有所变化的。
参见图3，N型和D型外延岛〔24〕和〔70〕是在绝缘层〔22〕中形成的。该绝缘层最好是氧化层。用于制作这些岛〔24〕和〔70〕的最佳方法将在以后描述。这种N型岛〔24〕将用来制作NPN晶体管〔20〕，而P型岛〔70〕将用来制作PNP晶体管〔68〕。氧化硅薄层〔72〕，厚度最好是500埃（A°）左右，用热生长制作在晶片的整个表面上，然后在整个表面上淀积厚度最好是1000埃（A°）左右的氮化物层〔74〕。在氮化物层〔74〕之后，再在晶片的整个表面上淀积2000埃（A°）左右的多晶硅〔76〕。
在这之后，淀积光致抗蚀剂（未示出），加上掩膜图形以便形成一个自对准的基极结构。多晶硅层和氮化层〔76〕，〔74〕再被蚀刻使之给出图4中所示与光致抗蚀剂图形相一致的叠堆结构。500埃的氧化层〔72〕可以保留，以后掺杂剂将通过该层〔72〕注入，或者可以将其除去。氧化硅层〔72〕在所描述的工艺方法中是保留的。在图4中，NPN晶体管〔20〕的基极34是用光致抗蚀剂〔78〕将晶体管〔20〕的集电极部分和整个PNP晶体管〔68〕的区域屏蔽而形成的。其后，硼被注入到N-型区域24中。硼最好在30，000电子伏特（30KEV）的能量下注入以便使表面掺杂剂浓度达到2×1013原子/厘米2（atoms/cm2）。注入物可在这一阶段中退火及扩散进去。或者该工艺步骤可以延迟到下一步进行。如图4中所示，硼的这种允许人们任意选择的退火工序在这时并没有实行。
参见图5，PNP晶体管〔68〕的基极区〔80〕被制成。光致抗蚀剂〔82〕用来覆盖除了PNP晶体管〔68〕的发射区之外的整个晶片，将磷注入到发射区中。磷最好在70KEV的能量下注入以便达到2×10〈`;13;`〉的浓度。在这一阶段，进行退火，将硼和磷两者都进行扩散，形成两个晶体管〔20〕和〔68〕的基极区〔34〕，〔80〕。
参见图6、PNP晶体管的发射区和集电区〔84〕，〔86〕被制成。光致抗蚀剂图形〔88〕被用来完全屏蔽NPN晶体管〔20〕，而使PNP晶体管〔68〕则完全暴露出来。硼最好在100KEV的能量下注入以便形成达到2×1019的最终浓度。这种注入物再被退火以便形成图6中所示的结构。注意，硼注入物将发射极区〔84〕转变成P+区，并留下一块较小的N型基极区〔80〕。因为基极区〔80〕和发射极区〔84〕都被注入和再被扩散，它们具有实际上相同的分布截面从而形成了一个固定的基极宽度。
参见图7，NPN晶体管〔20〕的发射极〔26〕和集电极〔28〕被制成。光致抗蚀剂图形〔90〕被用来屏蔽整个PNP晶体管〔68〕而NPN晶体管〔20〕则完全暴露出来。然后通过薄的氧化层〔72〕将磷注入，如果它已被留在槽〔24〕，〔70〕的表面的话，注入能量最好是70KEV以达到5×1019的浓度。该注入物再被退火以形成如图7中所示的发射极区和集电极区〔26〕、〔28〕。如同图6中描述的一样，发射极区和集电极区的分布截面是相同的，所以基极区〔34〕有一个固定的宽度。
参见图8，用于晶体管〔20〕和〔68〕两者的自对准基极结构被形成。保留在多晶硅帽〔76〕（Polysillicon Cap）之下的氧化层被蚀刻切去下部，所采用的最好是一种比例为90/10的磷酸/硫酸的混合物。任何一种已知的速率蚀刻氧化层〔74〕且基本上对多晶硅帽没有影响的蚀刻剂都可被采用。通过控制蚀刻时间，将氮化层深蚀刻到预定的距离。
参见图9，多晶硅帽〔76〕被剥去，同时将晶片氧化到近似于2500埃（A°）的深度。如图9中所示，在发射极和集电极之上的氧化层〔90〕是在留下的氮化层〔74〕之下生长的，因此，把发射极区〔26〕，〔84〕和集电极区〔28〕，〔86〕与将制成基极接触的部位相隔离。重要的是，氮化层〔74〕被准确地深蚀刻到预定的距离，以便使氧化层〔90〕在没有完全覆盖集极区〔34〕，〔80〕的情况下将发射极〔26〕，〔84〕和集电极〔28〕，〔86〕隔离。因为基极区〔34〕，〔80〕一般是宽0.25微米，氮化层〔74〕的底切蚀刻必须小心地加以控制。
再将氮化层〔74〕剥去，同时去掉500埃（A°）的氧化物层（deglaze）。这样就把基极接触区上面的薄氧化层〔72〕除去，而把发射极区和集电极区〔26〕，〔28〕，〔84〕，〔86〕上的氧化层〔90〕留下。这样就形成了图10中的结构。
参见图10，在整个晶片上淀积一层多晶硅〔92〕，以便为两个水平结构形成基极接触。然后在光致抗蚀剂封闭（resist block）
上加掩模图形（未示出），以便覆盖整个PNP晶体管〔68〕，同时注入硼，最好采用100KEV的能量以达到5×101＊的浓度，以便形成基极接触的P-型多晶硅。然后再在光致抗蚀剂封闭上加掩膜图形（未示出），以覆盖整个NPN晶体管〔20〕，同时注入磷并最好采用70KEV的能量使达到5×101＊的浓度，以便制成N-型基极接触。一任选的金属硅化物层，诸如钛或铂的硅化物层，能在此时通过将此类金属淀积在多晶硅上并将其退火而制成。这一金属硅化物层可以大大地降低基极接触内的薄层电阻。当采用长的多晶硅基极接触〔36〕，〔39〕时，此类降低可能是很重要的。在图10中没有示出金属硅化物层。
参见图11，在多晶硅〔92〕和任选的金属硅化物层上加上了掩膜并进行蚀刻以后形成了图11中所示的基极区。它给出了一个P型多晶硅基极接触〔36〕和一金属氧化物层〔94〕以及上面有金属硅化物层〔98〕的N-型多晶硅基极接触〔96〕。然后将多晶硅和金属硅化物层〔36〕，〔94〕，〔96〕，〔98〕氧化以便使基极接触〔36〕，〔96〕因氧化层〔104〕而被完全隔离。在这个最佳实施例中，一层薄的纯氧化物先在接触〔36〕，〔96〕上生成，接着再淀积一层厚的氧化物。这样就防止大部分的接触〔36〕，〔96〕和金属硅化物层〔94〕，〔98〕转化成氧化物。此时，如图所示，来自于多晶硅基极接触〔36〕，〔96〕内的杂质扩散到外延岛〔24〕，〔70〕的顶端的薄层中。
参见图12，NPN和PNP晶体管〔20〕，〔68〕两者的发射极〔26〕，〔84〕和集电极〔28〕，〔86〕的接触在其后也被制成。将氧化物〔90〕从接触区除去，而铂的硅化物〔106〕被制成以形成欧姆接触。接着淀积一层钛化钨层〔108〕，再加上一层铝〔110〕。然后在钛化钨和铝层〔108〕，〔110〕上加上掩模图形以便在晶片上形成第一层金属化层。尽管最好是采用铂的硅化物和钛化钨/铝作发射极和集电极接触，但也可以用在本技术领域中公知的其它方法代替。上面所描述的制作方法的种种变化对于本技术领域中的熟练人员来说也将是显而易见的。例如，可以要求在一个器件中只有NPN双极型晶体管，那就可以使用上面所描述的方法，而把其中有关制作PNP器件的工艺步骤略去。这样将减少所需要的工艺步骤的总的数量，从而一个仅仅是NPN的器件的制作是非常简单的。
此外，以上所描述的工艺方法与在用作双极型器件的同一衬底上制作IGFET器件的工艺是相兼容的。概括地说，为了采用双极型的工艺方法来生产IGFET器件，只要求除去图4和图5中所示的基极注入和扩散步骤和多晶硅接触和隔离岛中心区之间形成一个栅极氧化层。在图41中表示了一个这样的例子，所示的互补n-沟道〔120〕和P-沟道〔122〕晶体管就是在原来用于制作互补的双极型晶体管〔20〕，〔68〕的这样一种类型的隔离岛〔124〕，〔126〕上制成的。这些简化了的剖面图，仅仅表示出了n-沟道源区和漏区〔128〕，〔130〕，P-沟道源区和漏区〔132〕，〔1〔134〕以及多晶硅栅极〔136〕，〔138〕。多晶硅栅极〔136〕，〔138〕通过一层薄的栅极氧化物〔140〕与外延岛〔124〕，〔126〕相隔离。生成这层薄的栅极氧化物只要多加一道掩膜工序就可以了。在按照图10中的有关描述将500埃（＊）的氧化层除去以后，在IGFET的栅极上生成一层薄的栅极氧化物，这层栅极氧化物最好是500埃（A°）。源区和漏区〔128〕，〔130〕，〔132〕，〔134〕能与如图6和图7中所示的与之相应的双极型晶体管〔20〕，〔68〕的发射区和集电区同时制成如图41所示的那样，多极硅栅极〔136〕，〔138〕也包括一个为了降低薄层电阻的硅化物层〔142〕。多晶硅栅极〔136〕，〔138〕与双极型晶体管的多晶硅基极接触同时制成。在图41中没有表示出衬底接触，但是它能用类似于双极型晶体管基极接触的工艺制成并从位于多晶硅栅极接触〔136〕，〔138〕对面的外延岛〔124〕，〔126〕的端部伸出。栅极接触〔136〕，〔138〕伸出外延岛〔124〕，〔126〕的一端之外以便于用和图26中用于双极型情况的同方式与晶片上的电路的其余部分相连接。
在实际制作中，通常希望采用众所周知的诸如自对准栅极之类的技术来制作IGFET器件。一般来说这样就会增加附加的掩模工序，所有的双极型器件在该附加的工艺步骤过程中都被完全掩蔽掉。适用于这里所描述的这类隔离外延岛的制作方法，对于那些在本技术领域中的熟练人员来说将是显而易见的。
图13-15表示在隔离岛〔152〕中形成电阻器〔150〕的一种最佳的方法。这种工艺方法是通过将一个P-型电阻器注入到一个n-型外延岛〔152〕中来加以说明的。但是如果需要的话，导电类型也可以反过来。参见图13，电阻器沟道区〔154〕与图4中的基极硼注入物同时注入和退火，该区能沿外延岛〔152〕的长度方向伸展，或者，如果希望有一个特别低的电阻的话，它能够沿外延岛〔152〕的宽度横穿过去。参见图14，P+接触区〔156〕在与制取如图6中所示的PNP晶体管〔68〕的发射极区和集电极区〔84〕，〔86〕相同的步骤中，通过注入硼并使其退火而形成。一般来说，该接触〔156〕是在外延岛〔152〕的端部形成的，所以电阻器〔150〕沿着岛〔152〕的长度方向伸展。除了图9中的氧化物的生长工序和图12中的金属化形成工序之外，在所有其它的工艺步骤中，电阻器〔150〕都是被掩蔽的。这就产生了一个具有一层氧化物〔158〕的电阻器，同时还具有如图15所示的铝硅化物接触区〔160〕和钛化钨/铝金属接触〔162〕。图13-15中的工艺步骤是与互补双极型晶体管〔20〕，〔68〕的制备相兼容的，因为利用了NPN晶体管〔20〕的基极注入和PNP晶体管〔68〕的发射极/集电极注入。如果希望制造的仅仅是NPN晶体管，PNP晶体管的发射极/集电极注入物将不采用，因此必须采用另一种电阻器制备工艺方法。
参见图16-18，表示了这样一种用于电阻器〔168〕的制造的供替换的工艺方法，它适用于只形成NPN水平结构晶体管〔20〕的场合。一个P-型区〔170〕以一种类似于图13中的方法注入到n-型岛〔172〕中。参见图17，然后除了氧化层〔173〕的生长工序之外，在所有其他工艺过程中电阻器岛〔172〕都被屏蔽直到多晶硅基极接触〔36〕形成为止。至此，任何覆盖在电阻器〔168〕的接触区上的氧化物都被除去，多晶硅电阻器引线〔174〕被制成并如图10中所描述的那样将硼注入。然后在引线〔174〕上制上图形，继之而来的退火步骤使得整个接触区〔176〕变成P-型，据此产生了沿外延岛〔172〕长度伸展的电阻器〔168〕。这一点被表示在图18中。多晶硅接触〔174〕与在图11中描述的基极接触一道被氧化，从而形成氧化物隔离层〔178〕。这些多晶硅接触可以直接延伸和连接到另一个器件上，例如是晶体管〔20〕的基极接触上，或者该氧化层〔178〕可以如图18中所示的那样被打开，把金属接触〔180〕连接在上面。
如果需要的话，岛〔172〕的导电类型可以倒过来，并需要相反掺杂的多晶硅接触〔174〕，这一点对于本技术领域中的熟练人员来说是显而易见的。
由于按照上述描述所制成的互补的双极型晶体管的极端微型化，制作肖特基（Schottky）晶体管是困难的。如果需要如此的话，最好是在另外的隔离岛中制作肖特基二极管。图19表示了一种能与目前制造晶体管的方法相兼容的肖特基二极管结构〔190〕。在图19中。采用n-型外延岛〔192〕，除了那些用于形成NPN晶体管的发射极和集电极的步骤外，这个外延岛〔192〕不受所有其他工艺步骤的影响。磷在和图7中的发射极和集电极相同的时间注入并退火以形成欧姆接触区〔194〕。所需要的唯一附加工艺步骤是制作如图所示的欧姆接触〔195〕和一个金属性的肖特基接触〔196〕。图19中的接触〔195〕，〔196〕全部含有铂的硅化物〔198〕和钛化钨/铝金属〔199〕。图19中的这种结构表示了具有一公共阳极的两个肖特基二极管。
参见图20-25，描述了另一种最佳的、用于制作图2中所示类型的水平结构晶体管的方法。在这些图中，将只描写NPN双极型结构〔200〕。
参见图20，在一个氧化物绝缘层〔202〕上制成了一个n-型外延岛〔201〕，一个厚度最好近似于1000-2000埃（A°）的氧化物薄层〔204〕生长在衬底的表面上。在氧化层〔204〕上形成一层诸如氮化硅的抗氧化掩模〔206〕（Oxidation resistant mask），其深度最好大约为2000埃（A°）。另一薄的氧化层〔208〕在氮化物层〔206〕上形成。这三层〔204〕，〔206〕，〔208〕的重要特征在于，这三层三明治（Sand-wich）结构的中心层〔206〕是用一种对上层和下层〔204〕，〔208〕实际上不起作用的材料蚀刻而成的。其原因将成为显而易见的。
参见图21，淀积了一层光致抗蚀剂〔210〕，用掩模在它上面开了个孔〔212〕。孔的位置在外延岛〔201〕的中心。氧化物上层〔208〕再被蚀刻掉使之与此图形一致，同时用湿法蚀刻（Wet etch）除去氮化物层〔206〕。氮化层〔206〕被完全蚀刻后产生一个比图21中所示的上部氧化层〔208〕中的开口大一些的开口。该距离将被精确控制以便与要在该区中制成的多晶硅基极区适当地对准。
参见图22，下部氧化层〔204〕被蚀刻掉以复制上部氧化层〔208〕中的图形。这点能用一相应的等离子蚀刻实现。光致抗蚀剂〔210〕在这之后被除去。由此在氮化物层和氧化层〔204〕，〔206〕，〔208〕中由此产生的空间现在用多晶硅〔214〕或多晶硅/部分外延硅所填满。采用AMT7800反应器中的公知技术，单晶外延将在衬底接触上生长，多晶硅则从氮化物〔206〕壁生长。
参见图23，上部氧化层被除去，而行将变成基极接触的多晶硅区则通过扩散或注入进行掺杂。氧后在多晶硅〔214〕上生长氧化层〔216〕。该氧化层〔216〕最好比下部氧化层〔204〕厚一些。
参见图24，氮化物〔206〕被剥去，下部氧化层〔204〕的暴露部分被除去。因为多晶硅氧化物〔216〕较下部氧化物〔204〕厚一些，在这一步骤中不必掩蔽。光致抗蚀剂〔218〕然后被用作屏蔽物，而硼被注入和退火以便按照与图3-12中所示的第一种最佳的制作方法有关的描述来形成基极区〔220〕。
参见图25，磷在这以后被注入和退火以便形成发射极区〔222〕和集电极区〔224〕。晶体管〔200〕的结构现在实际上与图2中的相同。并随时可以金属化。
如同上述工艺方法中所描述的那样，适于供制作双极型和IGFET晶体管使用的隔离的外延岛能够采用若干方法制成。一个最佳的方法在图27-29中说明。参见图27，第一个N+外延层〔250〕在硅衬底〔252〕上先生长。一个具有较第一层〔250〕低得多的掺杂剂浓度的第二外延层〔254〕在其后生长。第二外延层是否需要按需要而定，如图所示，该最佳方法包括这一层〔254〕。该层实际上可以是不掺杂的。有了这一层〔254〕就可以和〔250〕层形成一个突变结，从而改进了下文所描述的氧化作用，之后，生成一具有介于第一和第二层〔250〕，〔254〕之间的浓度的第三外延层〔256〕。器件就将在这个第三外延层〔256〕所形成的外延岛中制成。一层硅氮化物〔258〕在这以后在第三外延层〔256〕上形成并按照图27中所示的那样制成图形。
参见图28，进行高能的磷注入将第二和第三外延层〔254〕，〔256〕转变成实际上和第一外延层的浓度相等的重掺杂N+区。唯一没有转变的区域是那些被氮化掩蔽〔258〕限定的区域。所产生的结构从本质上讲是一种由中等的N-型材料〔260〕形成的岛，并在它下面是一个掺杂得很轻的n-型材料组成的薄层〔262〕。在所有各边上包围该岛的是重掺杂n-型外延材料〔250〕，〔254〕，〔256〕。
如图28中所示的衬底现在可以进行阳极氧化以便将重掺杂的N+区转变成多孔的硅，然后再转变成硅的氧化物。此类用于进行这种转变的工艺和机理在由R、P、霍尔默斯特门和J、Y、陈（R、P、Holmstrom and J.Y.Chi）所写的“通过高选择性和自止形成氧化多孔硅实现全介质隔离”一文中已加以描述，该文发表于1983年2月15日第42卷第四期的《应用物理通讯》上，此处节录以供参考。
参见图29，HF阳极氧化和其后的多孔硅的氧化作用使N+层转变成氧化层〔264〕，这就产生了一个n-型外延槽〔260〕，它是叠置在一个非常薄的n-型区域〔262〕的上面，其尺寸在图29中是被放大了的，该槽的所有各边均被硅氧化物〔264〕包围。
在图30-32中表示了形成隔离岛的另一种方法。掺杂的外延层的第一层〔270〕，第二层〔272〕和第三层〔274〕在一如图27中所示衬底〔268〕中制成。一层氮化层〔276〕，在这之后被淀积，再加上一层氧化层〔278〕。接着在该氧化层和氮化层〔278〕，〔276〕上制成图形。氧化层〔276〕的目的是按下面图32中所描述的一个选择性的外延生长的步骤中，使多晶硅成核晶格点的数量尽量减少。
参见图31，上面已有图形的氧化物〔278〕和氮化物〔276〕作为掩模，将中等掺杂的〔274〕和非常轻掺杂的〔272〕外延层的暴露部分蚀刻掉。
参见图32，最好具有同第一外延层〔270〕相同的掺杂浓度的重掺杂的外延硅接着被选择生长以便用重掺杂的N+外延硅〔270〕包围中等和轻度掺杂的岛区〔274〕，〔272〕。这样就产生了图32的结构。该结构现在可以按照以上描述的方法作阳极化处理和氧化处理以产生如图29所示的隔离的外延岛。
上文所描述的可供选择的工艺方法产生由氧化绝缘层〔264〕所包围的n-型外延岛〔260〕，〔274〕。在阳极氧化处理步骤之后，通过将硼扩散或注入到n-型岛〔260〕或〔274〕中去并进行退火就能够制成P-型岛。因为硼不会穿过四周环绕的氧化物〔264〕而扩散，掩模的对准和退火时间不是关键性的。
在本发明的另一个实施例中，可以在一个绝缘层的顶部上的暴露的岛中而不是在一个在绝缘层内部的岛中制成水平结构晶体管。这样一种用于形成图1中的水平结构晶体管的工艺方法将在图33-39中加以描述。图40表示一个采用本工艺方法所制成的结构的透视图。
参见图33，氧被注入到一个〈100〉衬底〔300〕中。注入最好是采用200KEV的能量使浓度达到1×101＊。将该注入剂退火就形成硅氧化物绝缘层〔12〕，同时把一薄的衬底层〔302〕留在它上面。该衬底层〔302〕能用于生长外延硅。一层最好大约为0.6微米深的、并具有0.3欧姆-厘米电阻的外延层〔14〕接着在暴露的衬底〔302〕上生成。该外延层〔14〕接着再被氧化以形成一个厚度最好为1000埃（A°）的氧化层〔304〕。
参见图34，该外延层被制成图形并进行蚀刻以形成一个位于绝缘层〔302〕上的外延岛〔14〕。薄的氧化物〔304〕先被除掉，然后采用定向蚀刻将硅〔14〕除去。接着将剩留在外延岛〔14〕上的氧化物〔304〕除去。
在该阶段可以用另一种工艺步骤仅仅将外延层〔14〕蚀刻到氧化层〔12〕的一半。这一步接着下去是对暴露的外延层氧化，形成一个与没有氧化的外延岛〔14〕一样高的水平表面。这产生了一个在所有各边上都被绝缘的氧化层包围的如图3所示的外延岛〔24，70〕。如果选择了这种工艺步骤，工艺最好是按照图3-12中的方法来进行。
再次参见图34，一薄的氧化层接着生长到近似于500埃（A°）的厚度。这就将用氧化物〔306〕完全包围外延岛〔14〕，并将衬底的暴露部分转变成薄的氧化层〔308〕。然后是1000埃（A°）的氮化物〔310〕，接着是2000埃（A°）的多晶硅〔312〕被淀积和制成图形以形成晶体管〔10〕的基极区。这就给出了图34中的结构。
参见图35，光致抗蚀剂〔314〕被制成图形以屏蔽集电极进行基极注入。基极用硼注入，注入最好用80KEV使浓度达到1×104，并在诸如氮气之类的惰性气体中以1000℃的温度退火30分钟以形成基极区〔54〕。这就产生了图35中的结构。
参见图36，光致抗蚀剂〔314〕已被除去，同时除去氧化物层〔312〕以及没有被氮化物〔310〕覆盖的〔306〕层。然后注入磷。注入最好用70KEV以便得到5×101＊的浓度。这样就形成了发射极区〔46〕和集电极区〔48〕。参见图37中，磷被退火并在蒸汽中以900℃的温度氧化30分钟。这样就在暴露地区中产生了大约2500埃（A°）的氧化物〔58〕。如图37所示，该氧化物〔58〕在氮化物屏蔽（nitride block）〔310〕下生长到一定程度。
参见图38，除去氮化物〔310〕和500埃（A°）的氧化物以便使晶体管〔10〕的基极区〔54〕暴露出来。由于氧化物〔58〕特别厚，所以这一步不需要掩模工序。接着再将4000埃的多晶硅淀积在晶片的整个表面上。注入硼。注入时最好用100KEV的能量以达到1×151＊的浓度。同时在多晶硅形成图形和蚀刻以形成基极接触〔56〕。然后在蒸汽中以900℃的温度进行三十分钟的氧化处理以隔离氧化物〔60〕中的基极接触〔56〕，最后形成了图38中的结构。
参见图39，包围这种隆起的外延岛〔14〕的氧化物〔46〕上形成图形并进行蚀刻使发射极〔46〕和集电极〔48〕暴露出来以便对接触进行金属化。铂的硅化物和钛化钨/铝是采用能形成如图1中所示的结构的较好的接触材料。
在位于绝缘层〔12〕的顶部的隆起的外延岛〔14〕中制作一个PNP水平晶体管〔10〕的工艺方法实际上是和在凹陷的外延岛〔24〕中制作水平晶体管〔20〕所采用的方法相同，这一点对于在本技术领域中的那些熟练人员来说是显而易见的。因此，通过将图3-12中所示的工艺方法略加变化用到图33-39所示的工艺方法中，就能在隆起的外延岛中制成互补的双极型水平结构晶体管，这一点也是显而易见的。
采用上文所描述的方法和器件制作集成电路具有很多超过现有技术的优点。各种元件全部都能在一个最好是矩形的规则形状的外延硅的岛中制成，并能使用自动设计系统有效地工作。这种晶体管的结构是非常微小的，并能产生快速动作和能实行高度的集成化。
由于若干因素晶体管的效率和速度得到改进。彻底的氧化物隔离减少了因器件尺寸微小而引起的电容。通过使基极宽度变窄达到高的增益和开关速度的增加。窄的基极宽度要求该宽度是始终如一以避免击穿效应。因为基极和发射极是从同一位置加以扩散的，它们各自的扩散区的前沿具有相同的形状，所以基极宽度始终如一。只要减少基极的扩散时间，这种宽度就能按照人们的需要而制得极小。
上面所描述的结构是水平制作的。但它们具有纵向晶体管的特点而没有纵向晶体管的缺点。例如，在水平结构晶体管中不需要掺杂的隐埋层，传统的纵向器件必须考虑纵向和横向两方面的电流来制作基极和集电极的接触。这些接触必须先引到边上，再引到晶片的表面以便同其他器件连接，这样对于晶片来说是非常浪费的，并引入了较大的寄生电容以及增加了集电极电阻。通过本发明这些问题得到了解决。
注意到这一点是重要的，利用本发明可以获得亚微米器件的特性而不需要亚微米蚀刻技术。按照上述描写，0.2个微米的基极宽度能方便地得到。另一重要参数，即发射极的宽度实际上是外延岛的高度。如上文所述，它通常是0.5微米。仅仅通过增加外延岛的长度，载流能力就能得到增加，这一点类似和通过增加沟道宽度来增加MOS器件的载流能力的标准作法。
通过上文所描述的方法和结构，本发明已得到了说明。在这儿或许可以做出的各种改进和替换，对于本技术领域中的那些熟练人员来说将是显而易见的。此类变化仍超不出本发明的界限之内，其范围是通过下述权利要求限定的。

Claims (87)

1、一种晶体管结构（20，68），它包括：
一个衬底;
一个覆盖在上述衬底的一个面上的绝缘层（22）;
一个第一导电类型的硅外延岛（24，70），它位于上述衬底（22）中，具有与上述绝缘层（22）离开上述衬底的一个表面大致共平面的一个上部表面，和与上述衬底的上述表面大致平行的一个下部表面，下部表面朝着上述衬底方向与上述上部表面隔开一定间隔，其中，上述岛的所有各个侧面和下部表面均被上述绝缘层（22）所包围;
一个第一导电类型的第一重掺杂区城（26，84），它沿着上述岛（24，70）的第一侧面设置在上述岛（24，70）之中，并在上述上部表面与上述下部表面之间填充上述岛（24，70）;
一个第一导电类型的第二重掺杂区域（28，86），它沿着上述岛（24，70）的第二侧面设置在上述岛（24，70）内，其中，该第二侧面与上述第一侧面相对，该第二区域在上述上部表面与下部表面之间填充该岛（24，70），
其特征在于，它还包括：
一个第二导电类型的第三区域（34，80），设置在所述第一掺杂区域（26，84）的邻接处，并在上述上部与下部表面之间填充该岛（24，70）;
绝缘层（58，38），它覆盖所述第一和第二区域以及所述第三区域的一部分，并带有一个开口，以便直接电气接触所述第三区域;以及
一个电气触点（36，96），它覆盖所述第三区域以及所述绝缘层（58，38）的一部分，以通过所述开口直接电气接触所述第三区域。
2、如权利要求1所述的晶体管结构，其特征在于，它还包括：
在外延岛上部表面耦合到所述第一区域（26，84）的一个第二导电触点（108，110）;以及
在外延岛上部表面耦合到所述第二区域（28，86）的一个第二导电触点（108，110）。
3、一种制造晶体管的方法，其特征在于，它包括以下步骤：
（a）通过发射极开口，在孤立外延岛中形成基区;
（b）通过发射极开口，在孤立外延岛中形成发射区;
（c）通过集电极开口，在孤立外延岛中形成集电区;
（d）使发射区、集电区和基区的一部分绝缘;以及
（e）直接电气接触基区。
4、一种制造晶体管的方法，它包括：
（a）形成孤立、绝缘的外延岛;
（b）在外延岛的中心部分上形成阻挡掩膜;
其特征在于，它还包括：
（c）在外延岛中，在阻挡掩膜的第一侧形成基区;
（d）将基区在阻挡掩膜下推进一段预定距离;
（e）在外延岛中，在阻挡掩膜的第一侧形成发射区;
（f）在外延岛中，在阻挡掩膜的第二侧形成集电区;
（g）将发射区、集电区和基区的一部分绝缘;以及
（h）直接电气接触基区。
5、一种制造晶体管的方法，它包括下列步骤：
（a）形成一个第一导电类型的硅外延岛，其中，该外延岛具有大致为平面的上部表面，和与上部表面隔开一定距离，大致为平面的下部表面，除了上部表面外，该外延岛在其所有侧面都被一种绝缘体围住;
（b）在该外延岛上部表面的中心部分形成一阻挡掩膜;
其特征在于，它还包括下列步骤：
（c）沿着外延岛的第一侧面形成一个第二导电类型的第一区域，其中，第一区域在阻挡掩膜之下延伸一第一预定距离;
（d）沿着外延岛的第一侧面形成第一导电类型的第二重掺杂区域，其中，该第二区域在阻挡掩膜之下延伸一第二预定距离;
（e）沿着外延岛的第二侧面形成一第三重掺杂区域，其中，该第二侧面与第一侧面相对，第三区域在阻挡掩膜下延伸一第三预定距离;
（f）将第二区域、第三区域和第一区域的一部分的各个上部表面绝缘;以及
（g）直接电气接触第一区域。
6、如权利要求5所述的方法，其特征在于，它还包括以下步骤：
（h）除去阻挡掩膜;
（i）在外延岛的上部表面形一个第一触点，第一触点电气连接到第一掺杂区域，并不连到第二和第三掺杂区域;以及
（j）在外延岛上部表面形成分别电气连接到第二和第三掺杂区域的第二和第三触点。
7、一种制造晶体管的方法，它包括步骤：
（a）形成一个第一导电类型的硅外延岛，该外延岛具有一个大致为平面的上部表面和一个与上部表面隔开一定距离、大致为平面的下部表面，下部表面靠着一种绝缘体，而余下的表面则裸露;
（b）在外延岛上部表面的中心部分上形成一个阻挡掩膜，
其特征在于，它还包括步骤：
（c）沿着外延岛的第一侧面形成一个第二导电类型的第一区域，该第一区域在阻挡掩膜下延伸一第一预定距离;
（d）沿着外延岛的第一侧面形成一个第一导电类型的第二重掺杂区域，该第二区域置换了第一区域的一部分，在阻挡掩膜下延伸一第二预定距离;
（e）沿差外延岛的第二侧面形成一个第三重掺杂区域，其中第二侧面与上述第一侧面相对，第三区域在阻挡掩膜之下延伸一第三预定距离;
（f）除去阻挡掩膜;
（g）将第二、第三区域和第一区域的一部分的各个上部表面绝缘;
（h）在外延岛的上部表面形成一第一触点，该第一触点电气连接到第一掺杂区域，而不连到第二和第三掺杂区域;以及
（i）形成分别电气连接到第二和第三掺杂区域的第二和第三触点。
8、一种制造晶体管的方法，它包括步骤：
（a）在一块衬底上形成一绝缘体，该绝缘体有一上部表面;
（b）在绝缘体内形成一个第一导电类型的硅外延岛，该外延岛具有一个与绝缘体上部表面大致共平面的上部表面;
（c）在绝缘体和外延岛的上部表面形成一第一绝缘层;
（d）在第一绝缘层上形成第一可蚀刻层，该第一可蚀刻层由对第一绝缘层不起作用的蚀刻剂蚀刻;
（e）在第一可蚀刻层上形成一第二可蚀刻层，该第二可蚀刻层能抵抗对第一可蚀刻层起作用的蚀刻剂;
（f）在第二可蚀刻层中形成位于外延岛之上的一个开口;
（g）用第二可蚀刻层和第一绝缘层能抵抗的蚀刻剂蚀刻第一可蚀刻层，所述蚀刻过程进行到在第一可蚀刻层中形成一个开口为止，该开口大于在步骤（f）中形成的开口，并在此开口之下与此开口大致中心对准;
（h）蚀刻绝缘层，以形成一个达到外延岛上部表面的开口，该开口的边沿大致位于在步骤（f）中形成的开口的边沿之下;
（i）在步骤（f）、（g）和（h）中形成的开口中形成基极硅;
（j）除去第一和第二可蚀刻层;
（k）在基极硅之上形成一第二绝缘层;
（l）除去第一绝缘层暴露的部分;
其特征在于，它还包括步骤：
（m）沿着外延岛的第一侧面形成一个第二导电类型的第一区域，第一区域在第一绝缘层剩余部分之下延伸一足以使第一区域接触在外延岛上部表面的基极硅的第一预定距离;
（n）沿着外延岛的第一侧面形成一第二重掺杂区域，该第二区域置换了第一区域的一部分，并在第一绝缘层的剩余部分之下延伸一第二预定距离;
（o）沿着与第一侧面相对的外延岛的第二侧面形成一第三重掺杂区域，该第三区域在第一绝缘层的剩余部分之下延伸一第三预定距离;
（p）将第二、第三区域以及第一区域的一部分绝缘;
（q）直接电气接触第一区域;以及
（r）在外延岛上部表面形成第二和第三掺杂区域的触点。
9、一种晶体管结构，它包括：
一个衬底;
一个绝缘层（22），它覆盖所述衬底的一个表面，并且有一顶部表面;
一个第一导电类型的硅外延岛（24，70），它位于所述绝缘层（22）的顶部表面上，具有一与该顶部表面相接触的下部表面，以及一大致平行于该顶部表面并与所述绝缘层（22）隔开一定距离的上部表面;
一个第一导电类型的第一重掺杂区域（26，84），它沿着外延岛的第一侧面设置在外延岛内，并在外延岛的上部表面与下部表面之间填充该外延岛;
一个第一导电类型的第二重掺杂区域（28，86），它沿着外延岛的第二侧面设置在外延岛内，其中，第二侧面与第一侧面相对，第二区域在外延岛上部表面和下部表面之间填充外延岛;
其特征在于，它还包括：
一第二导电类型的第三区域（34，80），它设置在邻近所述第一掺杂区域处，并在外延岛上部和下部表面之间填充该外延岛;
绝缘层（58，38），它覆盖所述第一和第二区域以及所述第三区域的一部分，并带有一个用于直接电气接触所述第三区域的开口;以及
一个电气触点（36，96），它覆盖所述第三区域和所述绝缘层（58，38）的一部分，以通过所述开口直接电气接触所述第三区域。
10、如权利要求9所述的晶体管结构，其特征在于，它还包括：
一个耦合到所述第一掺杂区域的第一导电触点;以及
一个耦合到所述第二掺杂区域的第二导电触点。
11、如权利要求1或9所述的晶体管，其特征在于，所述第三区域在所述第一和第二区域之间具有基本恒定的宽度，并且有一个掺杂分布，该分布在朝着第一区域的一个方向上有最高的杂质浓度，而在朝着第二区域的一个方向上有较低的杂质浓度。
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