CN100447756C - 特别是用于存储器控制器的代码发射器 - Google Patents

Abstract

一代码发射器中具有一代码字源(10)，所述代码字源(10)具有n＞1个源终端(X)，且设计以在这些终端输出一序列的n位代码字，每一n位代码字为n平行代码字之形式，且在在n源终端(X)和n发射终端(Y)间具有n平行发射路径(20)，用以送出由代码字所代表的信息至一接收器。根据本发明，亦提供一选择装置(30)，其明确地指示(S1：6)每一个代码字的n位中的那些位与在接收器中译码的信息相关，且其根据该明确指示，仅激活分派给代码字的相关位之n发射路径(20)中的传输路径。

Description

特别是用于存储器控制器的代码发射器

技术领域

本发明是关于一种具有一代码字源的代码发射器，其系设计以提供一序列的n位代码字，每一为n平行代码字的形式，其于权利要求1的前序部分主张。本发明一个较佳但并非唯一的应用为存储器控制器，其除了写数据至一存储器芯片外，还包含发送指示和地址信息的装置。

背景技术

在很多情况下，电子电路装置间的通信，例如在一模块内的装置间或是依系统的不同组件间，会于多个并行线中产生。这允许个别信息可以平行格式数字编码，其中每一信息由一离散模式及在多个线上独特地可区别信号状态或等级所表示。如果「n」为此处所称线的数量，则每一模式会形成一个n位的「代码字」(亦称为「符号」)，其中每一线转换一个代码字的「字符」。字符「p」以及一字符的信息值等于可能(可区别)信号状态的数量，而整个代码字的信息值就等于pⁿ。p个不同的可能信号状态因此代表p数值系统的p个不同的数字值，例如：在一个p＝2的二位系统中的二进制或逻辑值「0」及「1」。

为了清楚地分离连续代码字以及在连续通信期间同步化字符发射，该代码字序列通常在时钟控制下产生及发射，亦即在每一个时钟周期内，一个n位的代码字的所有n个字符，皆同步地在该现行发射的通信伙伴内由一代码字源产生，且在此源的n个终端出现。因此一个连续的n位代码字序列在整个发射模式中出现在n个源终端。

位数或是平行编码的代码字的「宽度」越大，且时钟频率越高，则代码发射器所使用的功率就越大。对每一个欲被发射的字符来说，必须消耗发射功率至唯一地重现所给予字符值的等级，以便考虑发射线的电子状态。此功率消耗在每一字符改变时特别大，因为在此处改变是需要在线电抗(通常主要是电容性的)中转换的，因此由发射驱动器的调变所引起的高功率消耗会使得温度上升，且供应源若为电池功率供应的话会过早消耗殆尽。

本发明的目的是减少上述形式的代码发射器功率消耗，而不需要降低代码字的位数或是发射速率，此目的是藉由根据本发明权利要求1所描述的特征所达成。

本发明因此在包含一代码字源的一代码发射器中实施，其具有n＞1的源终端，且其设计以在这些终端输出一序列的n位代码字，每一为n平行代码字的形式，其中n平行发射路径在n源终端和n发射终端间提供，用以送由代码字所代表的信息至一接收器。根据本发明，亦提供一选择装置，其明确地指示每一个代码字哪一个n位代码字与译码在接收器中的信息相关，且依赖于该明确指示，仅激活分派给代码字相关位的n发射路径。

本发明特定的实施方式于从属权利要求中描述。

发明内容

本发明利用n位代码字的字符并非所有都需要与接收器信息的独特解译相关的事实。因此在该接收器中分派一特定效果以在n线通信链接内选择该线的子集或群组，且因此选择n位代码字的位变得很有用或是必要。端视其相关性，分派给一特定用途且因此给代码字位的一特定群组信息，自己有能力或是请求需要在该代码字的其它位所搭载的一额外的信息亦会发生。在后者的例子中，该接收器必须考虑到包含在这些其它位的字符，而在前者的例子中则必须忽略他们(不用去理会)。

举个简单的例子来说：一个代码字位的第一群组可为了一目的而分派，其提供指示以设定并维持该接收器的基础状态，例如：「闲置状态」、「组态状态」或是「运作状态」，一个第二群组可为了一目的而分派，其供应一信息定义需要该时间设定的基础状态特定参数，例如：在组态状态所设定的组态，或是在运作状态所设定的运作速度。而另一方面，在「闲置状态」状态时不需要额外的信息组件，第二群组的字符因此在此状态中无关，但与另外两个指示有关。除此之外，这两个指示亦在需要表示个别参数的字符数方面有所差异，举例来说，如果第二群组包含十二个位，则组态设定需要十二个字符，而如果运作速度设定仅请求两个字符，则该第二群组则有十个字符与「运作状态」指示无关。

现在回到一般状况，在n代码字位所选群组内的字符，可表示被译码的全部信息或是部分信息，且这些字符的个别模式亦包含关于剩余代码字位，是否及哪个与整个信息译码相关而因此不能被忽略的信息。因此需提供一个明确的表示此固有的「关联」信息给该代码发射器，且根据此信息以禁止该码源所提供之该代码字之现行「非相关」字符转送。

因此使用本发明可藉由在接收器中译码期间，可或必须被忽略的代码字现行「非相关」字符来防止发射驱动器的调变，藉此节省发射功率。

如同在前言中所提及，本发明在一存储器控制器的应用尤其具有优势，特别是在所产生可或必需被忽略的代码字很普遍的情况时，因此下文使用一个存储器控制器的控制信号编码的例子并参照图式，以便更详细的解释本发明的原则和特定实施方式。

附图说明

图1所示为撷取根据本发明具有一代码发射器的存储器控制器的一部份；

图2所示一存储器控制器的控制信号的典型编码机制，与关联信息根据本发明的明确表示有关的表；

图3所示为介于代码字源和图1的代码发射器发射终端间的发射路径第一实施方式；以及

图4所示为介于代码字源和图1的代码发射器发射终端间的发射路径第二实施方式。

具体实施方式

图1所示为一存储器控制器1区域作为撷取部分，其包含用以产生和发射该控制字符至一或多个存储器芯片的装置。该控制器1较佳地合并于一半导体芯片，且在运作期间经由一多个连接线所构成的通信线，连接至该或每一存储器芯片。

在每一例中所被控制的确实芯片并未示于途中。在此处所描述的例子中，该控制器1设计用以与一或多个标准设计的同步动态RAM存储器芯片通信(缩写成SDRAM)，每一合并成一分离芯片且包含多个排，每一包含多个位数据储存位置，其在每一排中形成一个行列矩阵。在此必须假设该或每一存储器芯片的大小及组成需要两个排地址位、十六个列地址位及十一个行地址位，以便选择储存位置以在存储器芯片中写入或读除数据。除此之外，必须假设(在典型的SDRAMs中的标准实作)该行列地址随时间循序由该存储器芯片的控制器送出(首先是列地址接着是行地址)。

除了所提及的地址位外，存储器芯片需要额外的控制信号，称为「指示」，用以设定不同的运作状态且用以控制运作程序，就像地址一样，这些指示以二进制编码形式产生。指示位和地址位从控制器1以平行格式经由一分派的连接线卷送出至该存储器听片，控制信号的产生和发射由一共享时钟信号CLK同步化。图1所示在控制器1右边，以Y标示的分派发射终端，括号中包含该分派位的短格式名称，其用于下文中以识别该位。该控制器1显然地亦具有一些其它终端，其用以从该存储器芯片发射和接收该数据以及选通脉冲信号，或送至该存储器芯片，其并未示于图1。该时钟信号CLK亦经由一时钟发射放大器40送至该存储器芯片。

地址及指示位的「内容」(字符值)，亦即个别二进制值「0」或「1」，每一CLK时钟周期中在控制器1内更新，使得每一时钟脉冲会产生一个n个字符的特殊组合，其中n是指示和地址位的总数量。此字符组合因此以平行格式在一n位的代码字内形成，且产生连续代码字的装置因此构成一个具有n个分离源终端的码源，每一皆为该代码字的位位置。该码源以一区块10示于图1中，且该源终端标示为X，其中又一次该位位置的短格式名称加至括号中。该n个源终端X该n个位源代码字，在n个平行发射路径上输出，每一以区块20图标，且每该具有一发射终端Y分派给其输出。

在此所述由该码源10所使用的指示和地址编码机制，与现行一般用以控制同步动态随机存储器(SDRAM)的方法相同，且以表格形式示于图2的上半部，此表格部分包含n个列对应该代码字的n个位位置。

一个第一位位置CS(芯片选择)提供该存储器芯片的选择/去选择的指示，其中「1」表示选择(运作状态)，而「0」表示去选择(闲置状态)，三个额外的位位置，其照惯例标示成(为了基于历史的理由)RAS、CAS和WE，其用以规划八个(2³)运作指示。两个额外的位位置BA0和BA1提供寻址于存储器芯片中的地址排，而十六个额外的位位置A0至A15提供给行列寻址。所有十六个寻址位A0:A15的整个集合(冒号表示「至」)需要规划列地址，同时十一个位足够规划行地址，其稍早于文件中提及。因为列地址和行地址的同时发射预期，该位位置A0:A15的子集亦可用于行地址，在本实施例中为十一个位位置A0:A10。

在图2的n列的代码字表，该位物这以矩形盒表示，每一列分派给一个位位置。图中所示总共九行，每一个分派给九个指示的一个，其名称以短格式输入至行表头，这些指示及在代码字中分派的位模式如下叙述：

在位位置CS中以「0」表示的DES(去选择)，亦即

CS＝0

指示去选择(无运作)。在代码字的所有其它位位置的内容都是不重要的情况下，这些内容都无相关且必须忽略，这在相对的盒子中在表内以X字段表示。

MRS(模式暂存集)，其以如下表示

CS＝1

RAS＝1

CAS＝1

WE＝1

指示在初始阶段时该存储器芯片的运作参数设定。定义了哪一个参数必须设定成何值的信息于地址位位置B1、B2及A0:A15中编码，因为对此指示来说无须寻址储存位置，这些位位置的内容(「0」或「1」)因此有关且不能被忽略，其在相对的盒子中在表内以「！」字段表示。

ARF(自动刷新)，其以如下表示

CS＝1

RAS＝1

CAS＝1

WE＝0

指示在该存储器芯片内所有的储存位置自动刷新。此动作并不需要寻址，因此所有地址位位置B1、B2及A0:A15内容在此情况下皆为不相关(X)。

ACT(激活)，其由如下表示

CS＝1

RAS＝1

CAS＝0

WE＝0

指示在该存储器芯片中一所选储存位置列的激活，其藉由施加一激活势能至该适当的列选择线写入或读取运作，其中此势能持续被施加直到给予一关闭的指示(PRE，详见下文)为止。在此需要所有的地址位BA0、BA1及A0:A15以选择该列，相关位位置内容因此为相关且不能被忽略(！)。

WRD(写入数据)，其由如下表示

CS＝1

RAS＝0

CAS＝1

WE＝1

指示写入数据至激活列所选位置中，其藉由开启(使导电)数据路径，其用以发射用于该芯片数据终端该数据位至有关的位置。在此状况下，需要用以选择存储器排地址位BA0、BA1，以及用于行选择的十一个地址位A0:A10以选择该位置，因此相关位位置的内容为相关且不能被忽略(！)，剩余地址位A11:A15内容则为不相关(X)。

RDD(读取数据)，其由如下表示

CS＝1

RAS＝0

CAS＝1

WE＝0

指示由该激活列的所选位置读出数据，其藉由开启(使导电)数据路径，其用以从该有关位置发射该数据至该芯片的数据终端。在此状况下，需要用以选择该存储器排的该地址位BA0、BA1，以及用以行选择的十一个地址位A0:A11以选择该位置，因此相关位位置的内容为相关且不能被忽略(！)，剩余地址位A11:A15的内容则为不相关(X)。

PRE(预充电)，其由如下表示

CS＝1

RAS＝1

CAS＝0

WE＝1

以及额外的

A10＝0

指示排的「关闭」，亦即列激活的终止，其由ACT的指示开始，藉由施加一撤销势能(「预充电」势能)至以ACT选择排的所有列选择线。在此状况下，仅有该排位置位BA0、BA1相关且不能被忽略(！)，该地址位A0:A15的内容则为不相关(X)。如果所有排被指示为关闭，则指示PRE的A10可设定为「1」而不是「0」，BA0和BA1在此为不相关(依指示PRE，显然地其它地址位A0:A15亦可用以取代A10)。

BST(突发发射停止)，其由如下表示

CS＝1

RAS＝0

CAS＝0

WE＝1

指示在进展中的写入或读取循环的终止，此动作不需要特定的寻址。因此所有地址位位置B1、B2及A0:A15的内容在此状况下皆为不相关(X)。

NOP(无动作)，其由如下表示

CS＝1

RAS＝0

CAS＝0

WE＝0

指示在主要的运作状态中不需改变，所有其它位位置B1、B2及A0:A15的内容因此为不相关(X)。

这是编码器输出在运作时每一时钟周期内的性质，以及对一代码字的每一位位置来说，一个定义的字符，亦即在二进制编码器例子里的「0」或「1」，其由该代码字源10所输出代码字产生(代码字源10自身亦可为该n位编码器)。如同上述，需要一个特定量的能量以便由该发射器终端Y发射每一字符，此能量必须脑率在字符内容中的每个改变。

为了降低控制器1(代码发射器)的功率消耗，本发明根据编码规格，确保由代码字源10所输出的这些字符消耗很少的发射功率，但是其在存储器芯片(接收器)中与解译包含在代码字中的信息无关。换句话说，其确保仅有现行相关字符调变该发射终端Y。

为了此目的，在该控制器1中提供一选择装置30，其确保在该代码字源10该源终端X及发射终端Y间的发射路径20，根据分派给个别分派源终端的该位(字符)的内容，是否与该存储器芯片相关或不相关，来选择性地激活或闲置发射调变。该选择装置30具有多个平行输出终端，其以特定模式连接以切换发射路径20的信号输入，且每一输出一「切换位」S，其根据位的二进制值激活或闲置该发射路径20。二进制值为「1」设定为「激活」状态，而二进制值为「0」设定为闲置状态。

在此描述的实施例中选择装置30响应来自该X终端的位，其基本上唯一个查询表，例如，以只读存储器(ROM)的形式，其在多个地址输入处接收源代码字的地址位，且每一地址为切换位S输出一唯一值组合。

适用于选择装置功能的ROM可具有n个地址输入及n个切换位输出S，且其被设计使得其在切换位S输出，对n个源代码字位X的每一模式来说，该二进制模式包含在位「1」对应X模式的相关位，而在位「0」对应X模式的不相关位。此类ROM需要n个选择可寻址存储器位置，每一具有n个二进制储存位置。在n＝22的例子中，将需要提供一个具有484二进制储存位置的ROM矩阵。该ROM可设计为一个可程序的ROM(PROM)，其具有可适用该代码字的每一形式编码机制的优势，且因此可控制存储器芯片的每种形式的指示结构。

然而如果设计者预先限定其设计，考虑将特定编码机制的某些个别特征用于接收器中的指示及地址位，选择装置可为一个非常简单的设计。举例来说，在此处作为范例所选择的编码机制中，可从图2看出如下结果：

(a)在n位代码字的所有n位的完全集合N中，明确地存在一个k元素的子集K，可给予代码字位的关联或非关联的任何信息。

(b)该集合N可分成g＜n个群组G1至Gg，其中每一群组中的所有元素仅可同时关联。

在说明的例子中，K包含k＝5的代码字位CS、RAS、CAS、WE、A10。群组的数量为g＝6。结果，仅有一个6位「切换位字符」包含该切换位S1至S6，每一分派给该g个群组G 1至G6的其一，对发射路径20的选择激活来说是足够的。N个代码字位分成六个群组G1至G6示于图2的左手边。

一个第一群组G 1包含10个位A0:9，其仅与指示MRS、ACT、WRD、RDD相关，因此对于藉由其二进制值「1」激活该位群组A0:9的发射路径的切换位S1来说，使用下述逻辑：

S1＝1，如果：(MRS或ACT或WRD或RDD)

藉由于上定义的子集K的代码字位以一表格表示：

S1＝1，if

CS	1	1	1	1
					RAS	1	1	0	0
CAS	1	0	1	1
					WE	1	0	1	0

一个第二群组G2包含该单一位A10，其仅与指示MRS、ACT、WRD、RDD、PRE相关，因此下述逻辑用于切换位S2

S2＝1，如果：(MRS或ACT或WRD或RDD或PRE)

藉由于上定义的子集K的代码字位以一表格表示：

S2＝1，if

CS	1	1	1	1	1
						RAS	1	1	0	0	1
CAS	1	0	1	1	0
						WE	1	0	1	0	1

一个第三群组G3包含五个位A11:A15，其仅与指示MRS和ACT相关，此下述逻辑用于切换位S3

S3＝1，如果：(MRS或ACT)

藉由于上定义的子集K的代码字位以一表格表示：

S3＝1，if

CS	1	1
			RAS	1	1
CAS	1	0
			WE	1	0

一个第四群组G3包含两个位BA0:1，其仅与指示MRS、ACT、WRD、RDD、PRE相关，因此下述逻辑用于切换位S4

S4＝1，如果：(MRS或ACT或WRD或RDD或PRE且A10＝0)

藉由于上定义的子集K的代码字位以一表格表示：

S4＝1，if

CS	1	1	1	1	1
						RAS	1	1	0	0	1
CAS	1	0	1	1	0
						WE	1	0	1	0	1
A10	0	0	0	0	0

一个第五群组G5包含三个位RAS、CAS、WE，其仅与指示MRS、ARF、ACT、WRD、RDD、PRE、BST、NOP相关，亦即除了DES以外的所有指示因此下述逻辑用于切换位S5

S5＝1，如果：(MRS或ARF或ACT或WRD或RDD或PRE或BST或NOP)

或如果：(非DES)

藉由于上定义的子集K的代码字位以一表格表示：

S5＝1，if

CS

1

一个第六群组G6包含该单一位CS，其与所有指示相关，该切换位S6因此总是为「1」。

不同指示的该切换位S1:S 6的二进制值于图2的表的下半部中键入。

图1所示的选择装置30仅需要子集K的k＝5的代码字位，亦即仅位CS、RAS、CAS、WE、A10，以便选择性地设定该g-1＝5切换位S1:5的二进制值(当然该切换位S 6维持为「1」)。此选择功能可由一具有相对低的二进制储存位置ROM来实现，或是藉由一相对低复杂度的逻辑闸电路实现。藉由从该字符源10终端X[CS]直接获得切换位S5可更进一步简化，如同图1中以虚线所表示，这是因为S5于此处所描述的实施例中总是具有与代码字位CS的二进制值，依此方式，该选择装置仅需要选择地设定4个切换位。

根本上在代码字位CS的发射路径20上丝毫不需要任何切换装置以选择闲置，因为该位CS总是相关，且因此该路径必须总是激活。然而所有发射路径具有相同的设计以保持相同延迟且因此确保发射同步是明智的，在每一个发射路径20中，较佳地使用一个切换装置，其保持发射位Y在其先前装置，亦即「冻住」或「锁紧」他，越快越好且越久越好，其系不相关的。发射路径的两个实施方式20a和20b可以此方式切换，其示于图3和图4。

图3所示的发射路径20a具有一个来自该代码字源10(图1)分派X输出的代码字位输入X、该分派切换位S的一控制输入、一时钟终端c用以接收该时钟信号CLK、以及输出y通到该分派发射终端Y。该发射路径20a包含一发射驱动器23作为输出场所。连接至该驱动器23的输入为一个D触发器(数据触发器)21，其数据输入D接收该代码字位，且其时钟输入T连接至一个输入”与”门22的输出。该”与”门22的第一输入接收该时钟信号CLK，且其第二输入接收该切换位S。在每一个到达该触发器21的时钟输入的主动时钟边缘(「0」至「1」的转换)，该触发器设定为在该D输入所给予该代码字位的二进制值的状态。当该切换位S具有逻辑值「1」，该”与”门22发射该时钟边缘至该触发器21，使得其Q输出在该发射驱动器23的输入产生现行代码字位的逻辑值，且该发射驱动器将该发射终端Y题至对应逻辑值的等级。当该切换位S具有值为「0」时，该”与”门22的输出维持在「0」，使得该时钟信号维持在闲置且该触发器22维持其先前状态。因为在发射驱动器23的输入不会发生改变，此驱动器并未调变且因此不会消耗功率在改变\终端Y的发射等级上。

图3所示为该发射路径20的实施例20b，其与图3所示的实施例不同，不同在于该发射位的「冻住」是由选择性地锁紧该触发器21的回馈所执行。该时钟信号CLK连续地施加在该触发器21的时钟输入T上，同时该数据输入D经由一个切换位S所控制的复用器24，接收分派代码字位或是来自触发器的Q输出的信号。当S＝「1」时，该D输入接收该代码字位，使得在每一个主动时钟边缘，该触发器21采用该代码字位的二进制值所给予的状态，且因此该发射驱动器23。当S＝「0」时，该D输入接收该Q输出的逻辑值，使得该触发器21维持其先前状态且该输入至该发射驱动器23的信号维持不改变。

为了考虑该代码字位和时钟信号CLK间的延迟，且亦为了确保在发射路径20中，该代码字位和时钟信号CLK间正确的相位关系，纳入均衡延迟，由图1的区块50所表示。

上述参照图式的代码发射器，其设计用以使用在具有一特定指示结构的存储器控制器中，其如同所述，仅为本发明一种可能的实施形式。所描述的原则显然地亦可藉由设计或程序化该选择装置直接地转换成其它指示结构，以为特定的状况实施适当的逻辑功能。由于指示结构本身包含关于哪个代码字位与哪个指示相关的信息，该选择装置亦可设计使其由欲被编码的指示获得该发射路径20选择激活的切换位S，亦即在该代码字源10前。

除此之外，本发明并未限制于使用在存储器控制器中，亦可用于作为固定数量位n的代码字序列的信息序列被送至一接收器处，其并未总是需要所有n个代码字位的内容以解译该信息。除此之外，本发明并未限制该代码字仅具有2值(二进制)字符，该代码字字符亦可为超过两个字符值。如果在一给定时间这些代码字没有调变发生，族该发射调变功率消耗亦可降低。

附图标记列表

1  存储器控制器

10 代码字源

20 发射路径

21 数据触发器

22 “与”门

23 发射驱动器

24 复用器

30 选择装置

40 时钟放大器

50 均衡延迟

S  切换位

X  代码字源终端

Y  发射终端

Claims (16)

1.一种代码发射器，

具有一代码字源(10)，所述代码字源(10)具有n源终端(x)且设计以在这些源终端处输出n位代码字的序列，每个n位代码字皆为n平行代码字之形式，其中，n＞1，

且具有介于该n源终端(X)及n发射终端(Y)间的n平行发射路径(20)，以送出由该n位代码字表示的信息至一接收器，

其中

提供一选择器(30)，其明确地为每一代码字指示有关代码字之n位哪些位与该接收器中的信息译码相关，且根据明确地指示(S1:6)仅激活分派给该n位代码字中与信息译码相关的那些位之n发射路径(20)。

2.如权利要求1所述的代码发射器，其中关于该n位代码字哪些位是相关的信息乃内含于这些代码字位的一已知子集(K)中，其中

该选择器(30)译码来自这些代码字位的该已知子集(K)之明确指示。

3.如权利要求1所述的代码发射器，其中

该选择器(30)将该n位代码字分成g个不同的群组(G1:6)，其中每该群组之所有元素仅同时地相关，

且对于分派给相同群组(Gi)之每个代码字位之每个发射路径(20)，该选择器(30)产生用于切换有关的发射路径的一共享切换信号(Si＝1)。

4.如权利要求2所述的代码发射器，其中

该选择器(30)将该n位代码字分成g个不同的群组(G1:6)，其中每该群组之所有元素仅同时地相关，

且对于分派给相同群组(Gi)之每个代码字位之每个发射路径(20)，该选择器(30)产生用于切换有关的发射路径的一共享切换信号(Si＝1)。

5.如权利要求1至4中任一项所述的代码发射器，其中

每该发射路径(20)包含一发射驱动器(23)，其连接至相关发射终端(Y)。

6.如权利要求5所述的代码发射器，其中

至少分派给与该接收器不相关的代码字位之发射路径(20)的每个发射路径均包含一锁紧装置(21、22；21、24)，所述锁紧装置(21、22；21、24)在有关的发射路径之闲置状态时，维持该发射驱动器之状态不改变。

7.如权利要求1至4中任一项所述的代码发射器，其中

每一代码字位均包含作为一二进制信息单位的一位。

8.根据权利要求5所述的代码发射器，其中

每一代码字位均包含作为一二进制信息单位的一位。

9.根据权利要求6所述的代码发射器，其中

每一代码字位均包含作为一二进制信息单位的一位。

10.如权利要求6所述的代码发射器，其中

该锁紧装置(21、22；21、24)包含一数据触发器(21)，其数据输入(D)用于接收有关代码字位，且其输出(Q)连接至该发射驱动器(23)之输入端、且其时钟输入(T)经由一闸极(22)接收时钟信号(CLK)，所述时钟信号用以对该n位代码字进行时钟控制，当该代码字位为相关时，通过该选择器(30)将该锁紧装置切换为接通。

11.如前述权利要求6所述的代码发射器，其中

该锁紧装置(21、22；21、24)包含一数据触发器(21)，其输出(Q)连接至该发射驱动器(23)之输入端，且其时钟输入(T)用于接收时钟信号(CLK)，其用以对该n位代码字进行时钟控制，且数据触发器(21)的数据输入(D)可选择性地经由一复用器(24)来接收有关的代码字位，或是接收该数据触发器(21)的输出信号(Q)，

且该选择器(30)设定该复用器(24)，以仅当该代码字位为相关时接收该代码字位。

12.如权利要求7所述的代码发射器，其中

其为一同步动态随机存储器的存储器芯片之一存储器控制器(1)之部分，其中该n位代码字包含该存储器芯片的指示位(CS、RAS、CAS、WE)以及地址位(BA0:1、A0:A15)。

13.如权利要求8至11中任一项所述的代码发射器，其中

其为一同步动态随机存储器的存储器芯片之一存储器控制器(1)之部分，其中该n位代码字包含该存储器芯片的指示位(CS、RAS、CAS、WE)以及地址位(BA0:1、A0:A15)。

14.如权利要求2所述的代码发射器，其中

其是一同步动态随机存储器的存储器芯片之一存储器控制器(1)之部分，其中该n位代码字包含该存储器芯片的指示位(CS、RAS、CAS、WE)以及地址位(BA0:1、A0:A15)，且该选择器(30)经设计以译码来自至少一些该指示位之该相关代码字位之该明确指示。

15.一种一同步动态随机存储器的存储器芯片之控制器(1)，其中

其包含如权利要求7至11所主张之一代码发射器，用以发射控制信息至该存储器芯片，其中n位代码字包含该存储器芯片的指示位(CS、RAS、CAS、WE)以及地址位(BA0:1、A0:A15)。

16.一种一同步动态随机存储器的存储器芯片之控制器(1)，其中

其包含如权利要求7至11所主张之一代码发射器。用以发射控制信息至该存储器芯片，其中该n位代码字包含该存储器芯片的指示位(CS、RAS、CAS、WE)以及该地址位(BA0:1、A0:A15)，且该选择器(30)设计以译码来自至少一些该指示位之该相关代码字位之该明确指示。

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