CN100422754C - 集成电路实时检测的系统结构及其测试方法 - Google Patents

Abstract

本发明描述的是一个集成电路测试系统。该集成电路测试系统能够对待测集成电路设备(DUT)进行测试。该集成电路测试系统包含一个目标系统的接口。该目标系统包含一个结构上功能上和DUT一样的已知是好的集成电路(KGIC)。KGIC在目标系统上实现后可以用于目标系统的常规操作。目标系统运行诊断程序来检测KGIC，或者发送适当的指令促使KGIC为目标系统执行不同的功能。本发明设计的接口系统能够实时捕获从KGIC发出的或者向KGIC发送的信号。本发明的测试系统把KGIC的输入信号作为DUT的激励信号输入DUT。然后把KGIC产生的输出信号作为参考信号和相应的DUT的响应信号进行比较，检测故障。

Description

集成电路实时检测的系统结构及其测试方法

技术领域

本发明主要涉及到集成电路(ICs)检测的系统结构和及其检测方法。尤其是，本发明涉及到利用一种新的测试技术进行高速实时检测，该测试技术利用不同的系统结构，因此，预先产生或者预先储存的测试激励源作为测试模式或者测试向量在测试时输入系统的要求也就可能被取消。

背景技术

在常规的集成电路测试技术中，在高速内存中预先存储了大量的‘测试模式信号’，然后通过不同的驱动器在不同的时间把这些测试信号提供给相应的管脚，随着集成电路(ICs)的发展，集成度不断提高，工作速度不断加快，这种常规测试技术花费太多，操作复杂，逐渐在实际应用中被淘汰。尤其是，随着集成度的提高，在单片上集成更多的功能模块，这些常规测试技术往往达不到必要的‘错误覆盖面’。高速的多管脚的集成短路(IC)，特别是特定用途集成电路(ASICs)的测试，往往需要花费百万美元的测试设备，需要花费测试工程师的几个月的工作日时间未完成。这些测试需要精密复杂的测试设备的支持，需要花费工程师的大量劳动力，其原因在于：(1)需要为每个输入管脚产生多数个‘测试模式信号’，该信号常常称为‘测试向量’，或者‘输入激励’，(2)进行离线模拟分析，把测试模式信号作为输入为每个输出管脚计算多数个预计输出信号，然后把这些输出信号存储在测试器中，(3)为每个测试向量的传输和输入到每一输入管脚控制时间，(4)控制每个输出管脚在特定的时刻收集多数个输出信号，(5)在特定的时间，以特定的顺序，把每个输出信号和原先模拟的结果进行比较，判断测试的设备的每个功能是否和设计的一致。

随着集成电路的发展，集成电路的输入，输出，输入/输出(I/O)管脚越来越多，工作速度越来越快，集成电路的测试变得越来越复杂和昂贵。不得不开发复杂的模拟程序来模拟待测设备上的电路的高速特性。不得不为每个输入管脚产生多数个输入数据以及模拟其输出数据，然后作为‘测试模式信号’存储在内存中，也同样需要为每个输出管脚存储多数个输出模拟信号。必须控制这些测试模式信号在特定的时间以特定的顺序以很高的速度传输以及输入到每个管脚中。同时，必须收集，存储，处理每个输出管脚的输出信号，当然这些处理过程也必须以很高的速度来完成。完成这样的测试工作，需要大量的资源，包括大量的人力，测试设备的花费，以及昂贵的测试软件的开发费用。

在以往的美国专利中揭示了许多不同的技术，来减小测试费用，或者提高集成电路的测试水平。在美国第4,523,312号专利中(1985年6月11日发布的)，Takeuchi揭示了一种系统结构，其中用到大量的低通滤波器来提高测试模式信号的‘上升和下降特性’。Takeuchi揭示了由于接线和集成电路的插槽引起的接地电容可能由于低通滤波器的使用而大大降低。另一个专利，美国第4,771,428号专利中(1988年9月13日发布)，Acuff等人揭示了在一个测试计算机中存储了大量的测试向量来代表模拟信号。该测试计算机同时也存储了大量的数据代表电路响应数据来被侦测。这些测试向量然后被应用到一个和待测电路的每个输入相关的驱动器上。这个驱动器可以对应于输入激励信号产生一个高电平或者低电平的输出信号，而对应于数据产生一个浮点数据，代表响应信号。把待测设备的实际响应信号和存储的响应信号进行比较来判断是否发生错误。

在美国专利4,801,870中，Eichelberger等人揭示了一种大规模集成电路(VLSI)的测试方法，尤其是测试电平敏感扫描设计设备(LSSD)，给待测设备的输入端并行输入不同顺序的伪随机模式。这些输出端的输出响应信号被并行收集后，组合成一个‘签名’。然后把收集的签名和计算机模拟的签名进行比较。按照预测模式，把这些输入激励信号看作待测设备的结构函数，而在每个输入信号加上不同的权重。Takeuchi.Acuff等人以及Eichelberger等人揭示的测试技术，在提高测试的精度或者提高探测设备故障的效率上都是很有价值的。然而，操作的基本模式，先产生信号，然后存储信号，接着把测试向量应用到待测设备上，最后把实际检测到的结果和模拟的结果进行比较，并没有给现在面临的集成电路的测试的各种困难提供一个根本的解决方案。对于现代集成电路设计而言，这种测试方法，太消耗时间，花费太多，操作太复杂。随着管脚数目的增加，速度的加快，集成度的提高，常规测试方法在经济上在效率上已经不能适应功能测试的要求。

基于同样的基础技术和类似的系统结构，申请了很多专利，其提高点在于(1)提高对输入信号的时间控制，比如Matsumoto申请的美国第4,893,072号专利，(2)通过把‘测试部件’集成到电路中，作为集成电路的一部分，缩减了测试费用，比如krug申请的美国第4,961,053号专利，(3)提供更高的时钟信号增加测试速度，比如Walker.III等人申请的美国第5,177,440号专利，(4)提供自配微处理器和用于存储测试向量和预计响应的内存(RAM)的专门ASIC测试器，而减小了ASICs的测试费用，比如Kelsey等人申请的美国第5,243,274号专利，以及(5)使用个人电脑工作站来远程控制激励信号的产生，和响应信号的收集，其中响应信号的收集使用了一个4通道的测试访问端口。这些技术在一定程度上提高了测试速度，测试精度，减小了测试费用，或者提高了测试的方便性和提高了测试员的效率。然而，在这种常规测试技术中，由于信号产生，存储，输入和大量输入数据(比如测试模式信号)，输出信号(比如响应信号)的处理带来了巨大负担，集成电路功能测试依然是一项花费昂贵，消耗时间的繁重任务。

因此，仍然需要发展一种新的测试技术和系统结构来简化测试过程，最大程度的降低昂贵的测试设备的要求，缩短测试员在测试模式输入信号和输出响应信号的产生上所花费的时间和精力，降低测试输入和输出的数据存储方面的要求，以及降低数据传输和收集的时间的精确控制上的要求。

发明内容

因此，本发明的一个目的就是提供一个新型的集成电路测试技术和系统结构，来克服以上所述的种种困难。

尤其是，本发明的一个目的是提供一个新型的集成电路测试技术和系统结构，其特征在于测试模式信号的产生方式得到大大简化，在集成电路功能测试中，已经不再要求储存测试模式信号。

本发明的另一个目的是提供一个新型的集成电路测试技术和系统结构，其特征在于可以使用简单的系统结构来完成高速的集成电路的功能测试，因此可以使用简单的低成本的测试设备，提高了测试的经济性。

本发明的另一个目的是提供一个新型的集成电路测试技术和系统结构，其特征在于，输入测试模式信号，收集必要的响应信号来进行信号比较和故障探测所需要的对时间的控制的要求将大大降低。

本发明的另一个目的是提供一个新型的集成电路测试技术和系统结构，其特征在于集成电路的测试范围可以更广泛，可以使用上亿的测试向量，而不像传统测试系统由于受到测试设备的存储容量的限制而使得测试向量被限制于几百万条。

本发明描述的是一个集成电路测试系统。该集成电路测试系统能够对待测集成电路设备(DUT)进行测试。该集成电路测试系统包括一个目标系统的接口。该目标系统包括一个结构上功能上和DUT一样的已知是好的集成电路(KGIC)。KGIC在目标系统上实现后可以用于目标系统的常规操作。目标系统运行诊断程序来检测KGIC，或者发送适当的指令促使KGIC为目标系统执行不同的功能。本发明设计的接口系统能够实时捕获从KGIC发出的或者向KGIC发送的信号。本发明的测试系统把KGIC的输入信号转而作为DUT的激励信号输入DUT。然后把KGIC产生的输出信号作为参考信号和相应的DUT的响应信号进行比较，检测故障。

简单的说，在一个最佳实施例中，本发明包括一个集成电路测试系统。该集成电路测试系统用于测试待测集成电路设备。集成电路测试系统包括一个目标系统的接口，可以用于执行测试程序，它为KGIC(它和DUT IC是一样的)产生多数个输入信号，KGIC根据这些输入信号产生多数个已知是正确的(known-good)输出信号。该测试系统进一步包括输入信号传输器，比如，使用信号输入线输入信号到DUT IC产生测试输出信号。该测试系统进一步包括输出信号处理器，比如，输出信号的比较，接收已知是正确的(known-good)输出信号和测试输出信号，然后进行处理来决定测试结果。

本发明的一个优点是它提供了一个新的集成电路测试技术和系统结构，其特征在于，测试模式的产生大大简单化，也不再要求储存测试模式信号来引导集成电路功能测试。

本发明的另一个优点是它提供了一个新的集成电路测试技术和系统结构，其特征在于，可以使用简单的系统来进行高速集成电路的功能测试，测试设备简单，成本低，从而，测试具有很高的经济性。

本发明的另一个优点是它提供了一个新的集成电路测试技术和系统结构，其特征在于，测试模式信号的输入以及用于比较和故障探测的响应信号的收集过程的时间精确控制将得到大大简化。

本发明的另一个优点是它提供了一个新的集成电路测试技术和系统结构，其特征在于，它的集成电路功能测试将具有很大的灵活性，而不会像传统测试方法那样受到模拟分析类型的限制。

本发明的另一个优点是它提供了一个新的集成电路测试技术和系统结构，其特征在于，它的测试范围将很广，可以使用百千万的测试向量，而不会像传统测试系统那样由于受到系统储存容量的限制而把测试向量的数目限制于百万条。

任何一个具备普通设计技术的人在阅读完配备插图的最佳实施例的详细描述之后，都会对本发明的这些以及其它目标和优越性了如指掌。

附图说明

图1是本发明的一个集成电路测试系统的功能框图。

图2是本发明的另一个最佳实施例的测试系统的功能框图。

图3是图1所示的集成电路测试系统执行集成电路测试时的流程图；

图4是本发明的带有输入，输出以及输入/输出管脚的集成电路测试系统的另一个最佳实施例；

图5是本发明的利用图4中的输入/输出测试模块的集成电路测试系统的另一个最佳实施例；

图6是本发明的可以同时检测大量的DUT Ics(集成电路)的集成电路测试系统的另一个最佳实施例；以及

图7是本发明的检测386DX DUT IC的集成电路测试系统的另一个最佳实施例。

具体实施方式

图1是本发明的一个集成电路测试系统的功能框图。该测试系统100包括目标系统110的接口101和一个测试器120，在测试器中包括一个待测集成电路125。目标系统110是以DUT IC 125为目标，在最后实现。目标系统110包括一个已知是正确的(known-good)集成电路(KGIC)115，它和待测试的DUT IC 125结构上功能上是一样的。已知是正确的(known-good)IC在目标系统上的安装方式和DUT IC125的安装方式是一模一样的。测试系统100也包括多数个信号输入线130。这些信号输入线130的每根末端和已知是正确的(known-good)IC的输出管脚相连，信号输入线的另一端和DUT IC 125的相应的输入管脚相连。这些输入信号线同时也和输入延迟控制设备140相连，以及在其中得到缓冲，同时受到该延迟控制设备的控制。测试系统也包括一个输出信号比较器，其中有多数个信号输出线155和已知是正确的(known-good)IC115的多数个输出管脚相连，第二套输出信号线160和DUTIC 125的相应的一套输出管脚相连。

为了对DUT IC 125进行检测，目标系统110被初始化，然后执行一套预定的程序或者发布一个命令或者指令序列开始测试。在执行这些程序或者发布指令过程中，已知是正确的(known-good)IC(KGIC)115的输入管脚接收到多数个输入信号。这些输入信号同时被捕获，加以缓冲，在延迟设备140的控制之下通过信号输入线130被发送到DUT IC 125的相应的每个管脚。通过信号输入线130给DUT IC发送的信号作为DUT IC 125的激励信号。对应于这些输入信号，DUT IC 125产生多数个测试输出信号。这些在DUT IC 125中产生的输出信号通过第二套信号输出线160被发送到比较器150上。同时，KGIC115在它的输出管脚上也产生相应的一套输出信号。这些从KGIC 115中产生的输出信号通过第一套信号输出线155也被发送到比较器150上。输出信号比较器150根据延迟控制器140所获取的输入信号的延迟量来管理从DUT IC 125中接收的输出信号的时间延迟，同时，比较器150在这两个相应的输出信号间进行比较。当比较器150检测到DUT IC 125和KGIC 115的输出信号不一致时，产生一个错误检测信号，然后启动相应的错误处理程序。

实际上，在集成电路测试系统100上实现的实时测试概念可以应用到其他类型的设备测试。概括的说，图1展示了一个利用和DUT相同的已知是正确的设备(known-good-device KGD)来进行设备测试的实时测试系统。DUT可以是机械的，化学的，电子的或者其他类型的设备。该测试系统包括一个目标系统的接口，这个目标系统在其中包括KGD用于扩展测试，产生多数个目标系统输入信号输入KGD。对应于这些输入信号，KGD产生多数个已知是正确的(known-good)输出信号。测试系统进一步包括一个信号处理器，用于接收和处理已知是正确的(known-good)输出信号，进一步包括一个测试输出信号，用于判断测试结果。在本发明的一个最佳实施例中，测试系统进一步包括一个控制器，用来进一步控制输入信号的时间，控制已知是正确的(known-good)输出信号，和测试输出信号。

该测试系统的一个具体例子是用于测试DUT IC 125的集成电路测试系统100。该测试系统包括目标系统110的接口101，目标系统110在其中包括一个已知是正确的(known-good)IC(KGIC)115用于扩展测试，产生多数个目标系统(KGIC)115输入信号，目标系统(KGIC)115和DUT IC125是一样的，KGIC 115对应于这些输入信号产生多数个已知是正确的(known-good)输出信号。测试系统100进一步包括输入信号传输器，比如用于向DUT 125传输多数个输入信号的信号输入线130，DUT IC 125对应于这些输入信号产生多数个输出信号。测试系统100进一步包含一个输出信号处理器，比如输出信号比较器150，用于接收和处理已知是正确的(known-good)输出信号和测试输出信号来判断测试结果。在本发明的一个最佳实施例中，测试系统进一步包括控制器170，用来进一步控制输入信号、已知是正确的(known-good)输出信号以及测试输出信号的时间控制。控制器170可能和输入信号延迟控制器140以及输出信号比较器150相连以实施其控制功能。在另一个最佳实施例中，输出信号处理器150可能进一步包括一个输出信号延迟时间调整器，用来调整测试输出信号的延迟时间，以和已知是正确的(known-good)输出信号相吻合。在另一个最佳实施例中，输入数据传输器130可能进一步包括传输时间控制器140，用来控制向DUT IC 125发送输入数据的时间。

图2展示了本发明的一个最佳实施例，也就是测试系统100’，在其中DUT IC 125’是一个Intel-486中央处理器(CPU)，目标系统110’是和一台IBM个人电脑(PC)相容的，来被安装。目标系统110’包括一个已知是正确的(known-good)集成电路，也就是在其中安装了一个已知是正确的(known-good)Intel 486处理器。为了对集成电路进行测试，目标系统110’被启动来执行一系列的自检程序。自检程序使得个人电脑，也就是目标系统110’，来完成多数个KGIC的检测工作，也就是检测安装在个人电脑110’上的Intel-486处理器，来保证已知是正确的(known-good)集成电路能够按照设计的要求执行所有的功能。

同时，KGIC 115’的输入信号，也就是测试系统110’的Intel-486处理器的输入信号，也被输入到DUT IC 125’的相应的信号输入管脚中，也就是输入到测试器120’的Intel-486的输入管脚中。输出延迟控制器140给来自KGIC 115’的输入信号加上一个特定的延迟，然后把这些输入信号传送到DUT IC 125’。由KGIC 115’和DUT IC 125’产生的一系列输出信号被输出信号比较器150接收，然后进行比较，检测是否存在错误。通过运行KGIC 115’的自检程序，把KGIC115’的输入信号引到DUT IC 125’的相应的输入管脚中，以及如上描述的测试操作，该测试系统能够平行进行KGIC115’的诊断和对DUT IC的测试，来保证测试系统100’的测试结果更加可靠。

图3是本发明的测试系统的检测DUT的方法的一个测试流程图，在其中包括如下步骤：(a)操作一个在其中包含和DUT IC 125结构上功能上相同的已知是正确的(known-good)IC(KGIC)115的目标系统110，来产生并且输入多数个输入信号到KGIC 115中，然后根据这些输入信号，产生多数个已知是正确的(known-good)输出信号，输入信号中可以包括I/O信号(步骤160)；(b)把这些输入信号和I/O控制信号(如果KGIC有I/O管脚的话)传送到DUTIC 125中，来产生多数个测试输出信号(步骤170)；以及(c)接收这些已知是正确的(known-good)输出信号和测试输出信号，然后进行信号处理来判断测试结果(步骤180)。

图4展示了本发明的另一个最佳实施例，在其中集成电路测试系统200被应用到DUT IC 250的测试中。测试系统200包括一个目标系统的接口201，在其中包括高速线路激励器，接收器，和连接所有输入，输出，和KGIC 210的I/O管脚的传输线。KGIC 210被包容于且能操作目标系统205中。KGIC和DUT 250在结构上功能都是一样的，在其中两者都有一套输入管脚，也就是IN(输入)，一套输出管脚，也就是OUT(输出)和一套输入/输出管脚，也就是I/O(输入/输出)。通过第一个可编程控制的延迟控制器215，和KGIC210的输入管脚相连的目标系统的接口器201的信号线也和DUT 250的输入管脚相连。和KGIC 210相连的信号线通过第二个可编程控制的延迟控制器220也和比较器235相连。同时，DUT 250的输出管脚也和比较器235相连，在其中，KGIC 210的输出信号和DUT 250的输出信号进行比较。第一个和第二个可编程控制的时间延迟控制器215和220用来调整来从KGIC 210的信号传送时间，以进行时间同步，这样，从KGIC210和DUT 250输出的信号可以按照一定的时间关系到达比较器235。比较器235和寄存器240相连，该寄存器由第三个可编程时间控制器245控制。比较器235给出的比较结果存放在寄存器240中，在其中可编程控制的时间延迟控制器245允许在KGIC210或者DUT 250存在一个容错的时间偏差。寄存器240产生的成功/失败信号取决于比较器235的比较结果。

KGIC210和DUT 250的I/O管脚可以接收输入信号或者产生输出信号。从KGIC 210和DUT 250的特定输出管脚产生的输出信号将决定在每个机器周期内KGIC 210和DUT 250的I/O管脚是接收信号还是产生输出信号。KGIC 210输出管脚的输出信号也被可编程I/O控制模块接收，该控制模块提供I/O指示，决定I/O端口在不同的机器周期内是接收信号还是输出信号。这些由可编程I/O控制模块225产生的I/O指示然后经过第四个可编程控制的时间延迟控制器230进行时间调整后被传送到I/O开关转换器260中。I/O开关转换器260有一个输入端C未接收I/O指示，另一个输入端口A接收来自KGIC 210I/O管脚的输入信号，该输入信号同样可由第五个可编程控制的时间延迟控制器255来控制其时间。I/O开关转换器260有一个输出信号B。当在输入端口C接收到的I/O指示是一个输入指示时，也就是当端口C接收的信号为0时，I/O开关转换器260把输入端口A接到输出端口B上，借此，由KGIC 210的I/O管脚接收的输入信号也输入到DUT 250的I/O管脚中。当端口C接收的I/O指示是一个输出指示时，也就是当C接收到的信号为1时，输入端口A与输出端口B断开。

第五个可编程控制的时间延迟控制器255产生的输出信号也被输入到比较器265的输入端口A’中，该比较器还有其他两个输入端口B’，C’以及输出端口D’。在比较器265上，输入端口C’接收I/O指示而输入端口B’接收DUT 250的I/O管脚输出的输出信号。当输出端口C’接收到的信号为0时，也就是说KGIC 210和DUT的I/O管脚处于接收信号状态，端口D’的输出信号被置为0。当端口C’接收的信号为1时，也就是说，KGIC210和DUT的I/O管脚处于发送信号状态，输出端口D’的输出信号为D’＝！(A’或B’)输出端口D’上产生的信号被寄存器270的输入端口A”接收，寄存器270的另一个输入端口C”经过第五个可编程控制的时间延迟控制器275和输出端口B”接收I/O指示。当输入端口C”的输入信号为1时，输入端口A”的信号在每个机器周期被锁定在输出端口B”中。在每个机器周期，当C”的值为1时，输出端口B”中产生的输出信号和输入端口A”的值是一样的，也就是，B”＝A”＝D’＝！(A’或B’)。可编程控制的时间延迟控制器275再次被用来调节处理速度，以容许KGIC210和DUT 250的输出时间存在一个时间偏差。在寄存器270的输出端口B”产生的成功/失败信号可以被用于成功/失败指示灯或者用于进一步的处理。第五个可编程控制的时间延迟控制器255，I/O转换器260，比较器265，寄存器270以及可编程控制的时间延迟控制器275组合成一个I/O测试模块280，可以用来连接输出管脚，输出管脚或者I/O管脚来完成上述的功能测试。如果DUT和KGIC的测试对时间的容错性要求不高的话，可以不需要可编程控制的时间延迟控制器275。

图5展示了本发明的另一个最佳实施例，其中包括测试DUT IC 350的集成电路测试系统300。集成电路测试系统300包括一个目标系统接口301，接口器包括高速线路激励器，接收器，以及接连KGIC 310的传输线。KGIC 310被包容于模块系统305中。KGIC 310和DUT350是一样的，在其中两者都有一套输入管脚，也就是IN(输入)，一套输出管脚，也就是OUT(输出)和一套输入/输出管脚，也就是I/O(输入/输出)。和KGIC 310相连的目标系统接口器301信号线，通过第一个I/O测试模块335和DUT350的输入管脚相连，测试模块335的电路结构和功能和图4中测试模块280一样。和KGIC310的输出管脚相连的信号线也和测试模块340的第二个I/O测试模块340相连，I/O测试模块340也从DUT 350的输出管脚中接收信号来进行成功/失败比较测试，如上述的I/O测试模块280，见图4。

KGIC310和DUT 350的I/O管脚可以接收输入信号，也可以产生输出信号。KGIC 310和DUT 350上的特定输出管脚输出的信号决定了每个机器周期内KGIC 310和DUT 350的I/O管脚是接收信号还是产生输出信号。KGIC 310的输出管脚和I/O管脚输出的信号通过可编程I/O控制模块315以及可编程时间延迟控制器320和第三个I/O测试模块345相连。可编程I/O控制模块315可以为不同的芯片设计提供一个I/O指示器。I/O测试模块335，340，以及345被集成到I/O测试模块330中。在主控制单元360的控制下，集成I/O测试模块330提供了KGIC310的测试接口。主控单元360有一个管脚模式控制器360-1，该控制器和图5虚线所示的管脚模式控制接口器365相连，用来控制I/O测试模块I/O开关切换器335-1，340-1，345-1，把KGIC310的管脚分别和I/O测试模块335，340，345的输入/输出端口相连。对于输入管脚，图4的I/O测试模块280的I/O控制管脚和地线相连。对于输出管脚，I/O测试模块280的I/O控制管脚和VCC相连，也就是逻辑1。对于I/O管脚，I/O测试模块280的I/O控制管脚和可编程时间延迟控制器320的输出管脚相连。主控单元360进一步概括测试结果显示器360-2来显示测试结果，模块接口360-3为I/O测试模块335，340，345提供必要的接口信号。主控单元360进一步包括一个目标系统控制器360-4来为目标系统305提供控制信号，包括一个可编程时间延迟控制器360-5提供延迟信号用于I/O测试模块335，340以及345来调整KGIC 310和DUT 350之间的容许的时间偏差。由主控单元360处理产生的测试结输出到处理器370中，处理器370根据相应的标准管理DUT 350.

图6揭示了利用本发明的测试技术设计的另一个集成电路测试系统400，在其中，通过比较已知是正确的(known-good)IC 410(其中已知是正确的(known-good)IC 410被包容于目标系统405中)输出信号，集成电路测试系统400可以用于同时测试多数个DUT440-1，440-2，...，440-M，在其中，KGIC 410和DUT440-1，440-2，...，440-M是一样的。测试系统400包括一个目标系统接口401，该接口包括一个高速线路激励器，高速传输线，高速接收器，来连接KGIC410的输入，输出以及I/O管脚。对于每个DUT440-1，440-2，...440-M，测试系统400进一步包括集成I/O测试模块430-1，430-2..，430-M，其中，每个集成I/O测试模块具有同样的结构，这些测试模块由具有和接口401同样结构的接口431-1～431-M互相连接在一起，这些测试模块和图5中的集成I/O测试模块330具有相同的功能。耦合于目标系统接口401之间的I/O测试模块430-1，430-2，..，430-M由逻辑I/O控制器415来提供I/O指示信号，主控单元435控制时间延迟控制器420来同步KGIC 410和DUTs 440-1，440-2，...，440-M的机器周期。主控单元435产生测试结果，这些测试结果输送到处理器450，由处理器450根据相应的程序进行处理。

图7展示了本发明的另一个最佳实施例，在其中，集成电路测试系统500被用于测试DUT 550，在该实施例中，DUT 550是386DX芯片。测试系统500包括一个目标系统接口501，接口501包括一套5根高速信号线501-1，～501-5，高速线路激励器以及接收器，用于连接KGIC 386DX芯片510，KGIC 386DX芯片510被包容于目标系统中，比如IBM PC AT。5根信号线501-1，～501-5包括和输入管脚，输出管脚，I/O管脚，CLK2管脚以及读写信号线(W/R#)相连的信号线。和图5中系统结构相似，测试系统500包括三个I/O测试模块530-1～530-3，这三个测试模块用于耦合和检测KGIC 386DX 510和DUT 386DX 550KGICI/O上的输入管脚，输出管脚以及I/O管脚的信号。CLK2管脚和读写信号(W/R#)管脚是输出管脚的一部分。I/O测试模块530-1～530-3经过数据线501-4从KGIC 386DX芯片510的读写端口中接收读写信号，信号的接收通过DFLOP时钟设备515使用可编程时间延迟控制器520对KGIC 510的CLK2信号进行同步。I/O测试模块530-1～530-3进一步由主控单元570控制，主控单元570控制管脚模式控制接口器560(在图中用点线表示)。主控单元570进一步包括一个测试结果显示器570-2，控制测试结果处理器580的处理器接口570-3。主控单元570进一步包括一个目标系统控制接口570-4来向目标系统(也就是IBM PC AT)发送指令，进一步包括可编程时间延迟控制器570-5来控制I/O测试模块530-1～530-3来获得机器周期的同步，以及容许在每个机器周期内由于处理速度的变化而带来的KGIC 510和DUT之间的时间偏差。在主控单元570的控制下，输入信号输送到KGIC 386DX 510的输入管脚和I/O管脚中，通过I/O测试模块530-1～530-3，这些输入信号也被输送到DUT 283DX 550的相应的输入管脚中。然后，从KGIC510的输出管脚和I/O管脚中产生的输出信号和从DUT 550的相应的输出管脚中产生的输出信号进行比较。对DUT550的测试就这样可以快速完成，而不需要事先产生一套固定的测试激励信号。

因此，综上所述，本发明提供了一种集成电路测试技术和配置系统，它能够克服以前测试过程中所遇到的困难。尤其是，它提供了一种集成电路测试技术和系统结构，其特征在于，在测试过程中，测试模式信号(测试输入激励)的产生和储存已经不再需要。本发明也提供了一种新的集成电路测试技术和系统结构，其特征在于，高速集成电路的测试可以使用简单的系统结构来完成，因此，使用简单的低成本的测试设备进行高速测试，也就具有经济性。本发明揭示的系统结构并不需要复杂的硬件支持，也不需要复杂的软件来对测试模式信号的输入，输出信号的收集和比较进行精确控制。本发明揭示的新的集成电路测试技术和系统结构允许对测试顺序和测试配置进行灵活安排，而不会像传统测试技术那样受到模拟分析类型的限制。

当我们在这里对本发明的一些特殊的细节进行演示和描述的同时，不能将这里的揭示当成是一种限制，在阅读上文后，业界人士就知道可以有许多改变和修正。因此，可将申请案的权利要求解释成涵盖在本发明原始精神和领域下的所有改变和修正。

Claims (8)

1. 一个实时集成电路测试系统利用已知是正确的(known-good)集成电路IC(KGIC)对一测试的集成电路(DUTIC)进行测试，其特征在于该实时集成电路测试系统包含：

一个包容上述已知是正确的集成电路(KGIC)的目标系统将上述已知是正确的集成电路(KGIC)纳入上述目标系统中以执行一测试程序来直接产生一系列实时的对上述已知是正确的集成电路(KGIC)的输入信号，上述已知是正确的集成电路(KGIC)对应于上述的实时输入信号产生多数个已知是正确的(known-good)输出信号；

一个输入信号传送器，向上述测试的集成电路(DUTIC)传送上述目标系统因执行上述测试程序所产生的实时对上述已知是正确的集成电路(KGIC)的输入信号，以产生多数个测试输出信号；以及

一个输出信号处理器，该输出信号处理器包括一个输出信号同步器来使上述测试输出信号和上述已知是正确的(known-good)输出信号同步，该输出信号处理器用来接收上述的已知是正确的(known-good)输出信号和上述的测试输出信号，并对两个输出信号进行处理以判断测试结果。

2. 权利要求1中的集成电路测试系统，其特征在于进一步包含：

一个控制器，用来对上述的输入信号，上述的已知是正确的(known-good)输出信号和上述的测试输出信号，进行时间控制。

3. 权利要求1中的集成电路测试系统，其特征在于：

上述输入数据传送器进一步包括传送时间控制器，来对向上述测试的集成电路DUTIC传送上述的输入数据进行时间控制。

4. 一个实时集成电路测试系统利用已知是正确的(known-good)集成电路IC(KGIC)对一测试的集成电路(DUTIC)进行测试，其中上述已知是正确的集成电路(KGIC)与上述测试的集成电路(DUTIC)有同样的结构与功能，该实时集成电路测试系统的特征在于其包含：

一个包容上述已知是正确的(known-good)集成电路IC(KGIC)的目标系统，将上述已知是正确的集成电路(KGIC)纳入上述目标系统中以执行一诊断程序来直接产生一系列实时的对上述已知是正确的集成电路(KGIC)诊断的输入信号输入到上述已知是正确的集成电路(KGIC)中，上述已知是正确的集成电路(KGIC)对应于上述的诊断输入信号产生多数个已知是正确的(known-good)诊断输出信号；

一个输入信号传送器，向上述测试的集成电路(DUTIC)传送上述目标系统因执行上述诊断程序所产生的实时对上述已知是正确的集成电路(KGIC)的诊断输入信号，以产生多数个测试输出信号；以及

一个输出信号处理器，该输出信号处理器包括一个输出信号同步器来使上述测试输出信号和上述已知是正确的(known-good)输出信号同步，该输出信号处理器用来接收上述的已知是正确的(known-good)输出信号和上述的测试输出信号，并对两个输出信号进行处理以判断测试结果。

5. 权利要求4中的集成电路测试系统，其特征在于：

上述目标系统是一台计算机，并且上述已知是正确的(known-good)集成电路和上述测试的集成电路(DUTIC)是一个可纳入并能在上述计算机上实现执行上述诊断程序的集成电路。

6. 权利要求5中的集成电路测试系统，其特征在于：

在上述计算机上执行的诊断程序能够用上述已知是正确的集成电路(KGIC)产生上述诊断输出信号用以诊断上述已知是正确的(known-good)集成电路的功能。

7. 一个实时集成电路测试系统利用已知是正确的(known-good)器件(KGD)对一测试的器件DUT进行测试，其中上述已知是正确的器件KGD与上述测试的器件DUT有一样的结构和功能，其集成电路测试系统的特征在于其包含：

一个包容上述已知是正确的器件KGD的目标系统将上述已知是正确的器件KGD纳入上述目标系统中以执行一测试程式来直接产生一系列实时对上述已知是正确的器件KGD的输入信号输入到上述已知是正确的器件KGD中，上述已知是正确的器件KGD对应于上述的实时输入信号产生多数个已知是正确的(known-good)输出信号；

一个输入信号传送器，向上述测试的器件DUT传送多数个上述目标系统因执行上述测试程序所产生的对上述已知是正确的器件KGD的输入信号，以产生多数个测试输出信号：以及

一个输出信号处理器，该输出信号处理器包括一个输出信号同步器来使上述测试输出信号和上述已知是正确的(known-good)输出信号同步，该输出信号处理器用来接收上述的已知是正确的(known-good)输出信号和上述的测试输出信号，并对两个输出信号进行处理以判断测试结果。

8. 权利要求7中的集成电路测试系统，其特征在于其进一步包含：

一个控制器，用来对上述的输入信号，上述的已知是正确的(known-good)输出信号，以及上述的测试输出信号进行时间控制。

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