CN100419724C

CN100419724C - 中断处理方法及中断处理装置

Info

Publication number: CN100419724C
Application number: CNB2006100813337A
Authority: CN
Inventors: 霍晓方
Original assignee: Vimicro Corp
Current assignee: Vimicro Corp
Priority date: 2006-05-18
Filing date: 2006-05-18
Publication date: 2008-09-17
Anticipated expiration: 2026-05-18
Also published as: CN1845087A

Abstract

本发明公开了一种中断处理方法，在中断控制器中设置中断使能寄存器、中断申请寄存器和中断地址寄存器，该方法还包括：中断控制器接收中断申请，判断得出对应的中断使能寄存器为有效时，设置对应的中断申请寄存器为有效；在当前中断申请寄存器有效的中断申请中选择最高优先级的中断申请，将当前最高优先级中断申请的用户中断处理程序的起始地址写入中断地址寄存器，并将该最高优先级中断申请发送给CPU内核；CPU内核读取起始地址，并根据该起始地址执行用户中断处理程序。本发明大大缩短了CPU内核开始执行用户中断处理程序的时间，提高了CPU内核处理中断申请的效率，从而提高了SOC的整体性能。本发明可以应用到一般的CPU内核和SOC中，具有一定的普遍性。

Description

中断处理方法及中断处理装置

技术领域

本发明涉及中断处理技术领域，特别是一种中断处理方法及中断处理装置。

背景技术

一般情况下，中央处理器(CPU)内核都提供一些中断申请信号，比如业内流行的ARM内核提供两种硬件中断申请信号：普通中断申请(IRQ)和快速中断申请(FIQ)。在集成CPU内核的系统芯片(SOC)中，通常需要处理不止一个用户中断，因此需要由一个中断控制器来完成中断信号的管理工作，比如中断允许、中断屏蔽、中断仲裁等功能。中断控制器根据用户的需求选择最高优先级的中断信号交给CPU内核进行处理。

参照图1，系统中涉及到中断处理的部分通常包括：CPU内核、中断控制器，作为中断源(也称为中断用户)的其它硬件模块。中断源向中断控制器提出中断申请，中断控制器完成中断信号的管理工作，并根据用户的需求选择最高优先级的中断申请交给CPU内核进行处理。CPU内核、中断源和中断控制器还通过寄存器接口与系统总线相连，CPU通过该系统总线控制中断控制器和中断源对应的硬件模块。

一般的SOC芯片，比如三星公司基于ARM7TDMI内核的S3C44B0X，对中断的处理流程如下：如果有中断发生，则CPU内核进入系统中断处理程序，此时CPU内核不知道需要处理哪一个具体的中断申请，所以CPU内核首先去读取中断控制器的一个中断挂号状态寄存器(IRQ Interrupt PendingStatus，I_ISPR)，然后系统中断处理程序从该寄存器的第0位开始判断当前状态位的值是否为有效值1，如果查到了一个有效的状态位，则给出该状态位的序号，例如第8位为1则序号为8，第20位为1则给出序号为20，将该序号乘以每个中断向量表的大小再加上中断向量表的基地址就得到了该中断向量的地址，从该地址可以读出实际的用户中断服务程序的地址，然后CPU内核执行该用户中断服务程序；如果判断得到当前状态位的值不是有效值，则跳转到下一个状态位继续判断。

在上述CPU内核查询有效的中断申请的过程中，需要用到比较和跳转操作，跳转操作会降低指令流水线的执行效率。因此，上述方法造成了从进入系统中断处理程序到开始执行真正的用户中断处理程序的时间很长，导致CPU内核处理中断申请的效率低下。并且，从系统中断处理程序的入口到各个用户中断处理程序的入口的执行时间是不相同的，亦即不同中断申请的处理时间相差非常大。

发明内容

有鉴于此，本发明提出了一种中断处理方法，用以提高CPU内核处理中断申请的效率。本发明的另一个目的是提供一种中断处理装置，用以提高CPU内核处理中断申请的效率。

根据上述目的，本发明提供了一种中断处理方法，该方法在中断控制器中设置与中断申请对应的中断使能寄存器、中断申请寄存器和中断地址寄存器，该方法还包括以下步骤：

A.中断控制器接收到来自中断源的中断申请，判断得出对应的所述中断使能寄存器为有效时，设置对应的所述中断申请寄存器为有效；

B.在当前中断申请寄存器有效的中断申请中选择最高优先级的中断申请，将当前最高优先级中断申请的用户中断处理程序的起始地址写入中断地址寄存器，并将该最高优先级中断申请发送给CPU内核；

C.CPU内核读取所述中断地址寄存器中的起始地址，并根据该起始地址执行所述用户中断处理程序。

该方法进一步预先在中断控制器中设置用户中断地址存储单元，并且预先将中断申请的用户中断处理程序的起始地址写入对应的用户中断地址存储单元。步骤B中所述将当前最高优先级中断申请的用户中断处理程序的起始地址写入中断地址寄存器的步骤包括：将该最高优先级中断申请的用户中断处理程序的起始地址从对应的用户中断地址存储单元写入中断地址寄存器。

该方法进一步预先在中断控制器中设置中断序号寄存器。步骤B中所述将当前最高优先级中断申请的用户中断处理程序的起始地址从对应的用户中断地址存储单元写入中断地址寄存器的步骤包括：将最高优先级中断申请的序号写入中断序号寄存器，根据该序号将所述起始地址从对应的用户中断地址存储单元写入中断地址寄存器。

所述用户中断地址存储单元为用户中断地址寄存器或SRAM。

所述用户中断地址存储单元为SRAM。步骤B中所述将当前最高优先级中断申请的用户中断处理程序的起始地址从对应的用户中断地址存储单元写入中断地址寄存器的步骤包括：将当前最高优先级中断申请的序号写入中断序号寄存器，根据该序号计算得到对应的SRAM地址，根据该SRAM地址将当前最高优先级中断申请的用户中断处理程序的起始地址从SRAM写入中断地址寄存器。

步骤C之后进一步包括清除与中断申请的序号对应的中断申请寄存器的步骤。

步骤C之后进一步包括判断中断申请寄存器是否有效，并在有效的时候再次执行步骤B和C。

本发明还提供了一种中断处理装置，该中断处理装置包括：

包括与中断申请对应的中断使能寄存器、中断申请寄存器和中断地址寄存器的中断控制器，其中所述中断使能寄存器用于控制在接收到所述中断源的中断申请后是否将对应的所述中断申请寄存器设置为有效，所述中断申请寄存器用于存储接收到的所述中断源的中断申请是否有效的信息，所述中断控制器用于将当前最高优先级中断申请的用户中断处理程序的起始地址写入中断地址寄存器，并将该最高优先级中断申请发送给CPU内核；

CPU内核，用于根据所述最高优先级中断申请，从中断地址寄存器中读取所述起始地址，并根据该起始地址执行所述用户中断处理程序。

该装置进一步包括：向中断控制器提出中断申请的中断源。

所述中断控制器包括：用户中断地址存储单元，用于存储当前最高优先级中断申请的用户中断处理程序的起始地址；中断仲裁器，用于在中断申请寄存器表示有效的中断申请中选择当前最高优先级的中断申请，将该最高优先级中断申请的序号写入中断序号寄存器，并将该最高优先级中断申请发送给CPU内核；中断序号寄存器，用于存储所述最高优先级中断申请的序号。

所述用户中断地址存储单元为用户中断地址寄存器或SRAM。

从上述方案中可以看出，由于本发明中中断控制器将发送给CPU内核处理的最高优先级中断申请的用户中断处理程序的起始地址存入了中断地址寄存器，CPU内核直接读取中断地址寄存器中的地址并根据该地址执行用户中断处理程序，不需要CPU内核再执行判断和跳转操作，而是用硬件实现了原来由软件来完成的冗长的中断源选择过程，大大缩短了CPU内核开始执行用户中断处理程序的时间，提高了CPU内核处理中断申请的效率，从而提高了SOC的整体性能。另外，使用本发明的技术方案后，从系统中断处理程序的入口到各个用户中断处理程序的入口的执行时间是相同的。由于本发明不需要依次对用户中断申请的有效性进行判断，因此SOC中用户中断申请的数目越多，本发明对SOC性能的改善越大。另外，本发明可以应用到一般的CPU内核和SOC中，具有一定的普遍性。

附图说明

图1为一般的中断处理系统的结构示意图。

图2为本发明第一实施例的流程示意图。

图3为本发明第一实施例中中断控制器的结构示意图。

图4为本发明第二实施例中中断控制器的结构示意图。

图5为本发明第二实施例的流程示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，以下举实施例对本发明进一步详细说明。

参照图2，本发明的第一实施例包括以下步骤：

步骤101，在中断控制器中预先为每个中断申请设置对应的一位中断使能寄存器、一位中断申请寄存器和一个用户中断地址寄存器，在中断控制器中还预先设置中断序号寄存器和中断地址寄存器。

根据上述设置的中断控制器如图3所示。参照图3，中断控制器包括中断使能寄存器、中断申请寄存器、用户中断地址寄存器、中断序号寄存器、中断地址寄存器以及中断仲裁器。正如本领域技术人员所公知的，寄存器中通常都有自身的控制逻辑，以完成读、写、判断等控制操作，在本发明实施例中，各寄存器的控制操作都由自身的控制逻辑完成，在具体描述时不再赘述。

其中，中断使能寄存器控制在接收到中断源的中断申请后是否允许将对应的中断申请寄存器设置为有效，即是否允许对应的中断申请有效，如果中断使能寄存器无效，则中断控制器将不会设置对应的中断申请寄存器为有效，如果中断使能寄存器有效，则中断控制器接收到对应的中断申请后设置对应的中断申请寄存器有效，以便后续将该中断申请发送给CPU内核。中断申请寄存器用来存储对应的中断申请是否有效的信息。一般来自中断源的中断申请信号维持的时间不会太长，所以中断控制器需要把对应的中断申请给存储下来，以便中断控制器和CPU内核进行后续的处理。用户中断地址寄存器用于存储对应的中断申请的用户中断处理程序的起始地址。举例来说，对于可以处理256个中断申请的中断控制器而言，一共需要设置256位中断使能寄存器，如果CPU内核的数据宽度为32位，则需要把这些寄存器分拆为8个32位寄存器，另外需要设置256位中断申请寄存器，同样需要把这些寄存器分拆为8个32位寄存器，还需要设置256个32位的用户中断地址寄存器。

中断序号寄存器用来存储当前最高优先级中断申请的序号。中断地址寄存器用来存储当前最高优先级中断申请的用户中断处理程序的起始地址，该地址来自与最高优先级中断申请对应的用户中断地址寄存器。对于可以处理256个中断申请的中断控制器而言，中断序号寄存器为8位寄存器，中断地址寄存器是32位寄存器。

另外，中断控制器中的中断仲裁器用于在中断申请寄存器表示有效的中断申请中选择最高优先级的中断申请，将该最高优先级中断申请的序号写入中断序号寄存器，并向CPU内核发送该中断申请。

步骤102，在SOC芯片复位时，初始化步骤101中设置的寄存器，例如将所有寄存器初始化为无效。其中，如果所有的中断使能寄存器都处于无效状态，那么中断申请寄存器会忽略所有的中断申请。可以将所有的用户中断地址寄存器都初始化指向无效的地址。

步骤103，CPU内核配置中断控制器中各个中断申请对应的用户中断地址寄存器，即将各个中断申请的用户中断处理程序的起始位置写入对应的用户中断地址寄存器。如果CPU内核不使用某中断，可以不配置对应的用户中断地址寄存器。

CPU内核还配置中断控制器中各个中断申请对应的中断使能寄存器有效，允许对应的中断用户向CPU内核发出中断申请。如果CPU内核不使用某中断，可以不配置对应的中断使能寄存器。

CPU内核配置完中断控制器以后，可以运行其正常的应用程序。

步骤104至步骤106，中断控制器接收到某个中断源的中断申请，中断申请寄存器控制逻辑判断与该中断申请对应的中断使能寄存器是否有效，如果是，则设置对应的中断申请寄存器为有效，否则执行步骤104，等待接收下一个中断申请。

另外，在步骤104中如果同时接收到多个中断申请时，分别判断各中断申请对应的中断使能寄存器是否有效，如果有效，则设置对应的中断申请寄存器为有效，否则执行步骤104，等待接收下一个中断申请。

步骤107，在中断控制器处于“非中断”状态且中断申请寄存器至少有一位有效时，中断仲裁器对所有有效的中断申请进行仲裁，选择得到当前最高优先级的中断申请，以作为向CPU内核发送的系统中断申请。

可以通过判断中断仲裁器输出的系统中断申请信号是否有效来判断中断控制器是否处于“非中断”状态，例如系统中断申请信号低电平有效，那么在该信号为高电平时，中断控制器处于“非中断”状态，即中断控制器可以向CPU内核输出中断申请；如果该信号为低电平时，中断控制器处于“中断”状态，处于“中断”状态的中断控制器将不会对其它的中断申请进行仲裁，即使有更高优先级的中断申请，也不再进行重新仲裁，直到中断控制器回到“非中断”状态为止。也可以设置一状态寄存器来表示当前中断控制器处于“中断”状态或“非中断”状态。

步骤108，中断仲裁器将所述最高优先级中断申请的序号存入中断序号寄存器，并向CPU内核发送该最高优先级中断申请。例如，如果中断0为最高优先级中断，则中断序号寄存器为0；如果中断31为最高优先级中断，则中断序号寄存器为31；如果中断255为最高优先级中断，则中断序号寄存器为255。同时中断地址寄存器控制逻辑根据中断序号寄存器中的中断申请的序号，将当前最高优先级中断申请对应的用户中断地址寄存器中的地址写入到中断地址寄存器中，该地址代表了该中断申请的用户中断处理程序的起始地址。

步骤109，CPU内核如果允许中断，则转入执行系统中断处理程序，读取中断地址寄存器中的地址，转入该地址执行对应的用户中断处理程序代码，该用户中断处理程序执行结束后返回系统中断处理程序中。

步骤110，CPU内核读取中断序号寄存器，并把中断序号寄存器的值写回到中断序号寄存器中，以便清除对应的中断申请寄存器的值。

步骤111，清除对应的中断申请寄存器后，中断控制器进入“非中断”状态。判断中断申请寄存器是否有效，如果有效，则表示当前还有其他的中断在等待CPU内核处理，执行步骤107；否则执行步骤104等待接收新的中断申请。

在本发明的第一实施例中，采用用户中断地址寄存器作为用户中断地址存储单元，来存储各中断申请的用户中断处理程序的起始地址。如果中断申请的数量比较多，例如有256个，则需要256×32位＝8K大小的寄存器来存储这些地址，8K位的寄存器需要占用比较大的面积，而且导致芯片成本比较高。因此，为了减少中断控制器所占的面积以及降低芯片的成本，本发明进一步提出了第二实施例。在第二实施例中，采用静态随机存取存储器(SRAM)来代替第一实施例中的多个用户中断地址寄存器形成的寄存器阵列。例如，如果第一实施例中使用256×32位的寄存器阵列来存储用户中断处理程序的起始地址，则第二实施例中采用一个256×32位的SRAM来存储用户中断处理程序的起始地址。

本发明第二实施例的中断控制器如图4所示。参照图4，该中断控制器包括中断使能寄存器、中断申请寄存器、SRAM、中断序号寄存器、中断地址寄存器以及中断仲裁器。如前所述，与第一实施例不同的是，第二实施例采用SRAM存储中断申请的用户中断处理程序的起始地址；其余部分与第一实施例相同，这里不再赘述。举例来说，对于可以处理256个中断申请的中断控制器而言，如果CPU内核的数据宽度为32位，则需要设置256×32位的SRAM。

在配置该SRAM时，即CPU写入各个中断的用户中断处理程序起始地址时，SRAM控制逻辑根据CPU给出的寄存器地址计算出对应的SRAM地址，并且按照对应的SRAM地址把CPU给出的用户中断处理程序起始地址写入SRAM中。在向CPU内核发送当前最高优先级中断申请时，SRAM控制逻辑根据中断序号寄存器中的序号计算出SRAM的地址，把从SRAM中读出来的数据作为相应的用户中断处理程序起始地址写入中断地址寄存器。

参照图5，以具有256个中断申请为例，本发明第二实施例的流程包括以下步骤：

步骤201，在中断控制器中预先为每个中断申请设置对应的一位中断使能寄存器和一位中断申请寄存器。中断控制器中同时用一个256×32位的SRAM来存储256个用户中断处理程序的起始地址。该SRAM直接映射到中断控制器的寄存器的CPU接口上，根据CPU读写用户中断处理程序起始地址的CPU命令生成SRAM的读写控制信号和数据。

在中断控制器中还预先设置中断序号寄存器和中断地址寄存器。

步骤202，在SOC芯片复位时，初始化步骤201中设置的寄存器和SRAM。例如将所有寄存器初始化为无效。

步骤203，在配置该SRAM时，即CPU写入各个中断的用户中断处理程序起始时，中断控制器收到CPU内核配置用户中断处理程序起始地址的CPU命令时，SRAM的写信号有效，SRAM的地址为CPU接口地址线的9:2位，这是因为CPU给出的地址是字节地址，而SRAM中一个地址存储4个字节的数据，所以要忽略CPU接口地址线的低2位用9:2位寻址256个SRAM的存储单元；SRAM的写数据为CPU接口写数据线上的内容。

步骤204至步骤206，中断控制器接收到某个中断源的中断申请，中断申请寄存器控制逻辑判断与该中断申请对应的中断使能寄存器是否有效，如果是，则设置对应的中断申请寄存器为有效，否则执行步骤204，等待接收下一个中断申请。

另外，在步骤204中如果同时接收到多个中断申请时，分别判断各中断申请对应的中断使能寄存器是否有效，如果有效，则设置对应的中断申请寄存器为有效，否则执行步骤204，等待接收下一个中断申请。

步骤207，在中断控制器处于“非中断”状态且中断申请寄存器至少有一位有效时，中断仲裁器对所有有效的中断申请进行仲裁，选择得到当前最高优先级的中断申请，以作为向CPU内核发送的系统中断申请。

步骤208，中断仲裁器将所述最高优先级中断申请的序号存入中断序号寄存器，并向CPU内核发送该最高优先级中断申请。

SRAM控制逻辑根据中断序号寄存器的值作为SRAM的地址，把从SRAM中读取的数据作为当前最高优先级的中断申请的用户中断处理程序起始地址写入到中断地址寄存器中。

步骤209，CPU内核如果允许中断，则转入执行系统中断处理程序，读取中断地址寄存器中的地址，转入该地址执行对应的用户中断处理程序代码，该用户中断处理程序执行结束后返回系统中断处理程序中。

步骤210，CPU内核读取中断序号寄存器，并把中断序号寄存器的值写回到中断序号寄存器中，以便清除对应的中断申请寄存器的值。

步骤211，清除对应的中断申请寄存器后，中断控制器进入“非中断”状态。判断中断申请寄存器是否有效，如果有效，则表示当前还有其他的中断在等待CPU内核处理，执行步骤207；否则执行步骤204等待接收新的中断申请。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1. 一种中断处理方法，其特征在于，该方法在中断控制器中设置与中断申请对应的中断使能寄存器、中断申请寄存器和中断地址寄存器，该方法还包括以下步骤：

A.所述中断控制器接收到来自中断源的中断申请，判断得出对应的所述中断使能寄存器为有效时，设置对应的所述中断申请寄存器为有效；

B.在当前中断申请寄存器有效的中断申请中选择最高优先级的中断申请，将当前最高优先级中断申请的用户中断处理程序的起始地址写入中断地址寄存器，并将所述最高优先级中断申请发送给CPU内核；

C.所述CPU内核读取所述中断地址寄存器中的所述起始地址，并根据所述起始地址执行所述用户中断处理程序。

2. 根据权利要求1所述的方法，其特征在于，该方法进一步预先在所述中断控制器中设置用户中断地址存储单元，并且预先将中断申请的用户中断处理程序的起始地址写入对应的所述用户中断地址存储单元；

步骤B中所述将当前最高优先级中断申请的用户中断处理程序的起始地址写入中断地址寄存器的步骤包括：将所述最高优先级中断申请的用户中断处理程序的起始地址从对应的所述用户中断地址存储单元写入所述中断地址寄存器。

3. 根据权利要求2所述的方法，其特征在于，该方法进一步预先在所述中断控制器中设置中断序号寄存器；

步骤B中所述将当前最高优先级中断申请的用户中断处理程序的起始地址从对应的用户中断地址存储单元写入中断地址寄存器的步骤包括：将最高优先级中断申请的序号写入所述中断序号寄存器，根据该序号将所述起始地址从对应的所述用户中断地址存储单元写入所述中断地址寄存器。

4. 根据权利要求3所述的方法，其特征在于，所述用户中断地址存储单元为用户中断地址寄存器或静态随机存取存储器SRAM。

5. 根据权利要求3所述的方法，其特征在于，所述用户中断地址存储单元为SRAM；

步骤B中所述将当前最高优先级中断申请的用户中断处理程序的起始地址从对应的所述用户中断地址存储单元写入所述中断地址寄存器的步骤包括：将当前最高优先级中断申请的序号写入中断序号寄存器，根据该序号计算得到对应的SRAM地址，根据该SRAM地址将当前最高优先级中断申请的用户中断处理程序的所述起始地址从所述SRAM写入所述中断地址寄存器。

6. 根据权利要求3、4或5所述的方法，其特征在于，步骤C之后进一步包括清除与中断申请的序号对应的所述中断申请寄存器的步骤。

7. 根据权利要求6所述的方法，其特征在于，步骤C之后进一步包括判断所述中断申请寄存器是否有效，并在有效的时候再次执行步骤B和C。

8. 一种中断处理装置，其特征在于，该中断处理装置包括：

CPU内核，用于根据所述最高优先级中断申请，从所述中断地址寄存器中读取所述起始地址，并根据该起始地址执行所述用户中断处理程序。

9. 根据权利要求8所述的装置，其特征在于，该装置进一步包括：向所述中断控制器提出中断申请的中断源。

10. 根据权利要求9所述的装置，其特征在于，所述中断控制器包括：

用户中断地址存储单元，用于存储当前最高优先级中断申请的用户中断处理程序的所述起始地址；

中断仲裁器，用于在所述中断申请寄存器表示有效的中断申请中选择当前最高优先级的中断申请，将该最高优先级中断申请的序号写入下述中断序号寄存器，并将该最高优先级中断申请发送给所述CPU内核；

中断序号寄存器，用于存储所述最高优先级中断申请的序号。

11. 根据权利要求10所述的装置，其特征在于，所述用户中断地址存储单元为用户中断地址寄存器或SRAM。