CN1004113B - 数据通信系统 - Google Patents

Abstract

对２５６个综合业务数字网（ＩＳＤＮ）用户各１６Ｋｂｉｔ／ｓ的高级数据链路控制（ＨＤＬＣ）格式化的信号通道在交换设备的用户线电路处从数据通道（Ｄ）分离出来，时分多路复用（ＴＤＭ）为４Ｍｂｉｔ／ｓ的数据流并送给公共信号管理装置。在公共信号管理装置中，接收单元通过定位存储器提供的通道编号读出通道参数存储器中的４７位参数，处理从４Ｍｂｉｔ／ｓ数据流中新接收到的每一位。４７位参数包括对所指通道所收到的前７位和对该通道的信息字节的地址。利用先进先出缓冲器，通过处理器从接收信息存储器依次读出信息，以构成完整的信息帧。

Description

数据通信系统

本发明介绍一数据通信系统，此系统能构成综合业务数字网的一部分，管理许多用户间的格式化的数据信息通道。每一格式化的数据信息通道都载有信号信息，还可能载有低速数据信息，并被载在至少包括一条供其用户使用的高速链路的独立链路上。由这些链路传送的信号通道信息是依照国际标准的高级数据链路控制（HDLC）规程格式化的，例如带有特定的标志，信息，帧检测序列和标志帧。

数据通信系统通过用户线电路与每个独立用户链路连接。为了与其它用户接通，用户线电路使输入数据通道从信号通道分开，把数据通道转送到数字交换开关，用户线电路是被设置在线路插件板上的。

在已知系统中，通过在每一用户线电路处设置专用的高级数据链路控制芯片（市场上买得到的）并在每一线路插件板处设置带有RAM和ROM的微处理器，把信号通道从其原始的格式转变成某种与交换装置内部结构设计有关的格式。

上述已知系统的缺点在于造价高并且电源耗费高，因为其中包括设置在每一用户线电路专用的高级数据链路控制芯片及设置在每一线路插件板的信息处理装置，以处理解除格式化信息，该信息处理装置是包括微处理器，RAM和ROM的。本发明的目的在于克服这一缺点。

本发明提供一个用于管理许多格式化信息通道的数据通信系统，其中每一通道都载有信号信息，也可能载有低速数据信息。本系统包括：用于每一数据信息通道的用户线电路;用于把各用户线电路收到的许多格式化信息通道进行多路复用成为单独的时分多路复用的输入数据流的装置，在该输入数据流中，出现在多路复用后的数据流的每一帧都比各格式化通道的一帧少;以及用于把多路复用输入数据流解除格式化的装置，该装置包括接收装置与处理装置两部分，用于接收多路复用的输入数据流的逐个比特，依次处理接收到的各个比特，在一旦收到来自某一信息通道的一个完整的信息字节时即刻进行检测，并把检测到的每一信息字节写入接收信息存储器，以便继续传送。

如上文所述，可以设想本发明能够用在作为分别传输格式化数据信息通道的装置位于数据通信系统内的场合，而不是作为从用户的网络终端设备进入数据通信系统的独立链路的场合。

上文中所陈述的数据通信系统还可以设有格式化装置，用于接收来自许多另外的数据信息通道的非格式化信息并以单独的时分多路复用的输出数据流的形式发送上述信息。

在这种情况中，本发明还提供用于从单独的多路复用的输出数据流中分路出许多已格式化的更多信息通道的装置和用于分别传输许多已格式化的更多信息通道的装置。

现在，参照附图所示实例详细介绍本发明。在附图中，

图1说明在综合业务数字网（ISDN）中，数字用户设备与数字电话交换设备的连接关系。

图2说明一种数字电话交换设备，在该设备中，总管理着16个图1那样的输入数据流。

图3说明若干个独立的交换设备，其每一个交换设备都具有一个信号处理器。这些独立的交换设备对低速数据起着集线器的作用，这些低速数据就被送往另一个带有一个用于各种低速数据业务的共用计算机的交换设备。

图4说明图1-图3中所示的各信号处理器的内部结构。

图5示出了多通道高级数据链路控制接收单元的详图，此接收单元构成图4所示的信号处理器的一个组成部分。

图6-图10示出了一系列真值表。

现在参照图1，四个数字用户网络终端设备NTE0-NTE3通过各自的链路（D+S）分别联接于四个用户线电路CCT0-CCT3的相对应的一条用户线电路，用户线电路装在综合业务数字网（ISDN）中数字电话交换设备的外围线路插件板DSLU0上。每条链路（D+S）的单方向总信息传输能力为144kbit/s，中继线（D+S）由两个64kbit/s的高速数据通道D和一个16kbit/s的信号通道S组成。在CCT0-CCT3的每个用户线电路处，接收数据通道D都与信号通道S互相分开。数据通道D被联接到交换开关SW。各接收信号通道S的逐个比特依照国际标准的高级数据链路控制规程构成带有标志，信息，帧检测序列及标志帧的格式化的信息。CCT0-CCT3的每个用户线电路提供上述16kbit/s的信号通道S之一，其比特是按每125μs 2bit的速率串联组合的。来自四个用户线电路CCT0-CCT3的信号通道通过多路转换器MUX0进行时分复用成为64kbit/s的数据流，其中每个125μs的帧具有四个时隙，每帧含有来自四个16kbit/s信号通道之一的两个相继的比特。另外252个网络终端设备以同样的方式接于另外的63个线路插件板中四个一组的用户线电路上，在线路插件板上高速数据通道是同样与信号通道互相分开的，而信号通道同样是被时分复用的。图中示出联接于线路插件板DSLU63的网络终端设备NTE252～NTE255同时还示出了多路转换器MUX63的64kbit/s输出。64个多路转换器MUX0～MUX63的输出通过多路转换器MUX255进一步的时分复用为4Mbit/s的输入数据流，送往信号处理器SH₁，其中每个125μs的帧具有256个时隙，每帧包含着256个16kbit/s的信号通道之一的两个相继的比特。信号处理器8H，按照在后面参照图4和图5所要介绍的方式，对所有256信号通道的信息进行去除格式化并进行处理，而后发送到交换处理器EP。

现在参照图2，四千个数字用户网络终端设备NTE0-NTE4095各自通过一条链路（D+S）按参照图1所介绍的方式，四个一组，联接到-4个线路插件板DSLN0-DSLU1023。其中，如参照图1所介绍的那样，每一个线路插件板DSLU输出为64kbit/s的时分多路复用信号数据流。另外的十六个时分多路转换器MUXX225，0～MUX225.5，如参照图1所介绍的那样，各向组合的信号处理器SH1送出-4Mbit/s的输入数据流，信号处理器SH1对全部4096个信号通道进行去除格式化并进行处理。信号处理器SH1包括十六个信号处理器，每一个信号处理器按照后面参照图4和图5所要介绍的方式分别对十六个4Mbit/s的输入数据流之一进行去除格式化并进行处理。然而，人们设想，利用更高速的技术，十六个4Mbit/s的输入数据流能够进一步进行时分多路复用为64Mbit/s的输入数据流，送入一个与后面参照图4和图5所要介绍的方式相同地工作的信号处理器。在图2所示的结构布局中，依照国际电报电话咨询委员会I系列的建议每个16kbit/s的信号通道，除了载有信号信息外，还载有低速数据，例如分组数据或遥测数据。在组合的信号处理器8H1内部用于处理解除格式化后的信息装置将把信号信息从低速数据信息分开。信号信息ES通过信号处理器SH1送入交换处理器EP，而低速数据以统计的方式进行多路复用成为一路或多路速率较高的通道PTD中，例如速率为64kbit/s。这些通道通过交换开关SW连接到用于各种低速数据业务的计算机，例如连接到数据分组开关流计算机PSS和遥测业务计算机TSC。

现在参照图3，图中示出了两个独立的交换设备CON1和CON2，它们各有一个，如参照图1所介绍的那样，用于4Mbit/s的时分多路输入数据流处理的信号处理器。在此实例中，各交换设备CON1和CON2中的4Mbit/s数据流都含有低速数据PTD，此低速数据通过其相对应的信号处理器SM从信号信息ES中分离出来，再发送到相对应的交换设备的开关SW，而后送到另一个交换设备EX，此交换设备具有交换开关SW₁，交换处理器EP1和用于各种低速数据业务的共用计算机，例如数据分组开关流计算机PSS1和遥测业务计算机TSC1。在此实例中，交换设备CON1和CON2，各连接到256个用户设备，对那些用户的低速数据业务来说是起着集线器的作用。虽然图3中仅示出了两个集线器CON1和CON2，但可以有更多的集线器接于交换设备EX。

现在参照图4，图中示出了参照图1所介绍的信号处理器SH的内部结构。一高级数据链路控制多通道接收单元10构成了接收和处理装置，此装置接收4Mbit/s多路复用的输入数据流的逐个比特，并进行逐个处理。输入通道定位装置20，在时钟CL和从4Mbit/s输入数据流中导出的帧同步信号FS的控制下，对新接收到的4Mbit/s输入数据流的每一比特赋予一个输入通道编号CN。输入通道参数存储器30，响应于由通道定位装置20所提供的每一通道编号CN，而读出并向接收和处理单元10送出一组对应于该通道的通道参数。该通道参数包括：对该通道已收到的前7个比特（每个通道字节含有8个比特）;对该通道的单帧的输入数据流目前状态进行字符化的信息;以及信息字节的地址MBA。上面读出的这组通道参数通过接收和处理单元10连同新收到的一个比特一起进行处理，目前是要在所收到的前7位连同新收到的1位构成对该通道的一个新的信息字节MB的一瞬间进行检测，同时提供对被写回到通道参数存储器30的该通道的一组新的参数。每个检测到的新的信息字节MB都被写入接收信息存储器40，写入的位置由目前给出的通道编号CN和信息字节地址MBA所确定。接收单元10，输入通道定位装置20，输入通道参数存储器30和接收信息存储器40共同构成解除格式化装置，用于从存在于4Mbit/s的多路复用输入数据流中的256个16kbit/s的信号通道中导出信息。

接收和处理装置还在已经收到格式化通道之一的一个完整帧的一瞬间进行检测，并导出所指帧信息的有效状态VA和FA。各信息的上一信息字节在接收信息存储器40中的位置，和该信息的有效状态以所接收格式化通道的完整帧的顺序依次被送入先进、先出缓冲器50。

信息处理装置60包括微处理器MP，存储器ROM/RAM，接于地址总线APB和数据总线DTB的输入/输出装置T/O。信息处理装置60以读取先进、先出缓冲器50的输出所确定的顺序从接收信息存储器40读取完整的信息。

多路转换器70在接收单元10和信息处理装置60两者之间共用通向接收信息存储器40的通道。多路转换器70同步地实行这一动作，并且对信息处理器60为透明的。向接收信息存储器40的写入操作发生在时钟CL的半个周期内，而从接收信息存储器读出的操作发生于时钟CL的另半个周期内。

现在参照图5，此图示出接收单元10的详细结构。同时参照图4，对从4Mbit/s的输入数据流新接收到的每一比特，接收单元10从通道参数存储器30中取出47个比特，这47个比特构成该新接收到的比特所属通道的通道参数。并且接收单元10运用组合逻辑完成下列操作：

1.检测标志，中止和空闲。

2.去除插入的零位。

3.组成并确认循环冗余校验（CRC）。

4.汇集各字节，并控制各字节向接收信息存储器传送。

上述操作所产生的新的47个比特被写回到通道参数存储器30。这样，对新接收到的每一个比特，都要在47×256比特RAM构成的通道参数存储器上执行一个读周期和一个写周期。

对256个通道的每一个通道，由通道参数存储器30存储于RAM中的47个比特，按照其在图5中顺时绕转的方向排列，说明如下：

（a）所收到的最后7个比特，用于检测标志比特，中止比特和塞入比特。

（b）对通过接收装置的连1个数的3比特记数。这一3比特记数与中断检测装置一起，用于检测15个连1，即高级数据链路（HDLC）控制的空闲条件。

（c）去除带有插零的最后收到的7个比特，用于字节汇编。

（d）自上一个标志后所收到比特数的3比特记数，用于指出字节边缘。

（e）1比特，用于指出所收到的上一个字节是标志。

（f）比特，用于指出在上一个字节边缘处循环冗余校验有效。

（g）16比特，用于指出目前的循环冗余校验。

（h）9比特的地址（MBA），用于指示下一字节准备存于信息存储器中的位置。

图5示出高级数据链路控制接收单元的详细工作过程，通过下述助记符号、说明和真值表将会一清二楚。

LE锁存器启动-启动三态锁存器输出。

LC锁存器时钟。

FL标志-指出目前8个比特是标志。

AB中止-指出所收到的最后7个比特为全1码。

sub塞入位-指出所收到的最后7个比特为0111110。

LO空闲检测-指出最后所收到的15个比特为全1码。

EB八个比特-指出自上一个标志后已收到的8个比特。

BA字节有效-指出自上一个标志后已收到的8个比特，并且这8个比特不是标志。

VC有效性检查-指出目前循环冗余校验有效。

SVC存储的有效性检查结果-存于通道参数存储器中的循环冗余校验状态。

SF存储的标志-存于通道参数存储器中的标志状态。

FA帧有效-告知信息处理器，信息已收到。

VF有效的帧-指出所接收到的信息有效。

所收到的最后7个比特即（a），的后六个比特连同从输入数据流新收到的1个比特，一起送入锁存器100。

所收到的最后7位，即（a），连同新收到的比特BO一起送入“标志/中止/塞入比特检测器”101，检测器101依照图6的真值表工作。

3比特空闲记数，即（b），送入空闲计数器，空闲计数器由检测器102和锁存器103组成。间隔计数器对从通道参数RAM中冲掉的1记数（也就是说在八个时钟周期前收到的B7位比特）。如果此记数达到7并且第8个比特B7为1，同时检测到中止AB，则认为检测到空闲。这一逻辑关系由图7中的真值表表示。

扣除塞入比特后的最后7个比特，即（c）中的后6位连同从输入数据流新接收到的1个比特共同送入锁存器104。

3比特记数（d）送入比特计数相加器，此相加器由检测器105和锁存器106组成。如果被选比特sub为有效（也就是说所收到的最后一位是塞入比特），则对通道参数存储器的循环冗余校验和已扣除塞入比特的写周期被禁止。有效字节BA信号用于把输出字节MB写入接收信息存储器，其中输出字节由所收到的扣除了填充位的最后7个比特即（e），同BA有效时新收到的一个比特共同组成。比特计数相加器的工作如图8中真值表所描述。

一个比特的通道参数SFL，即（e），和SVC，即（f），连同信号FL，EB及VC一起送入存储的标志状态和存储的循环冗余校验状态产生器，此产生器由检测器107和锁存器108组成，依照图9所示的两个真值表，产生新的SFL和SVC通道参数。

目前的16位循环冗余校验（CRC）连同新收到的1个比特通过图中所示的门电路，一起送入锁存器109，产生一个新的16个比特，同时还送入检测器110，产生信号VC。当检测到标志时，锁存器109的输出通过门电路111时被禁止，并且在通道参数存储器的16位循环冗余校验部分写入全1。

帧状态产生器112响应于信号SFL，FL，EB和SVC，依照图10的真值表，产生有效状态信号VA和FA。这样，信号VA和FA表示在每一个高级数据链路控制帧末尾处16个比特的帧检测序列的检测结果。

地址相加器113随字节有效信号BA而从通道参数存储器递增9bit信息字节地址MBA（h），并通过锁存器114送出新的地址MBA。该九比特地址分别对应于各通道512字节的存储器，此存储器设于接收信息存储器中。在这一特殊的执行过程中，人们设想，接收信息的可变长度可达256字节。这样，接收信息存储器所提供的存储单元可用于存储每通道两组信息，使在某一条信息由信息处理装置60（和前面参照图4所介绍的那样，读出并处理的同时，写入该通道的下一条信息。信息字节地址MBA（如参考图4所介绍的那样，此地址与有效状态信号VA，FA一起送入先进先出缓冲器50而指示一个帧的末尾）给出每通道信息的上一字节的地址，并且此后还给出到信息处理装置60（如图4）所示的下一通道信息的第一字节的地址。

参照图4，通道定位装置20可用ROM或RAM实现。如前所述，4Mbit/s多路复用的输入数据流含有各属于256个16kbit/s信号通道之一的两两依次相接的位，通道定位存储器对4Mbit/s数据流的两个相邻时钟周期提供相同的通道编号。仅需以某种方式提供存储在通道定位装置ROM或RAM中的信息，使得对4Mbit/s时钟的相间周期指示零输出（表示没有通道接入），则如上所述的同样装置也能用于对4Mbit/s输入数据流给出的256个时分多路复用的8kbit/s信号通道进行分组。作为另一个例子，只要通道定位存储器对4Mbit/s时钟的8个字依次相接的计数给出相同的通道编号，则使同样的装置能够对64个信号速率各为64kbit/s的时分多路复用通道解除格式化。通过合理安排通道定位存储器，可对包含有不同数据速率的信号通道组合进行分组，例如8kbit/s，16kbit/s和64kbit/s的信号通道组合，此外，相同的信号通道的复用比特，无需依次相接，但可以遍布于多路复用输入数据流的各帧中。按照所要求接纳的信号通道的数量和信号速率，也可应用数据速率低于或高于4Mbit/s的多路复用输入数据流。关键在于构造一时分多路复用的输入数据流，其中在多路复用的输入数据流的每一帧内出现的各格式化通道，都小于其原来的一帧，并且合适地安排通道定位装置。

现在回到图4，图中以虚线构出格式化和传送装置80的轮廓，格式化和传送装置80用于接收来自信息处理装置60的众多其它一数据信息通道的非格式化的信息，并以4Mbit/s的时分多路复用输出数据流的形式传送这些信息。对其它的各数据信息通道，其信息都格式化为标志，信息，帧检测序列和标志帧形式，并多路复用为输出数据流，其中出现在多路复用的输出数据流中每一帧内的各格式化通道都小于其原来的一帧。完成发送4Mbit/s的数据流的方法与上述的接收4Mbit/s数据流的方法相同。80部分包括发送信息存储器，由信息处理器60收到的非格式化的信息被写入该存储器，输出通道定位装置，用于对在多路复用输出数据流中新发出的每一位提供一个输出通道编号，输出通道参数存储器，以及处理和发送装置，用从发送信息存储器逐字节接收信息，并通过与输出通道参数存储器互相配合，处理这些信息并以多路复用输出数据流的形式发送这些信息。实现发送与实现接收相比较的差别详述如下：

需要一个额外的RAM，使处理装置60能够控制每一通道的状态。此RAM存储下列信息：

ⅰ）2个比特用于指明所要执行的操作，也就是说：

发送标志

发送帧

发送中止

发送空闲

ⅱ）9个比特的地址用于指明发送信息存储器内信息的起始地址。

ⅲ）9个比特的地址用于指明发送信息存储器存放信息的末尾地址，

并且80部分内的先进先出缓冲器仅用做指明所要求的操作已完成。

在这种情况下，数据通信系统中还需提供用于从多路复用输出数据流分解出众多的格式化的其它信息通道的装置以及用于分别传输这些信息通道的装置。这能够通过设置与图1到图3中已介绍过的多路复用功能相反的功能来实现。

Claims (4)

1、一用于管理众多格式化数据信息通道的数据通信系统，其中每一格式化数据信息通道载有信号信息并可能还载有低速数据信息，所述系统包括用于每一数据信息通道的用户线电路，用于把各个用户线电路接收的众多格式化信息通道复用为时分多路复用的输入数据流的装置，其中在多路复用输入数据流的每一帧内出现的各格式化通道都不够其原来的一帧，以及用于接收所述多路复用的输入数据流的信号处理电路，其特征在于：所述信号处理电路包括一用于接收所述多路复用输入数据流的相继位以使接收数据每一时间只有一位被处理的寄存器，一输入通道装置，用于为每一新收到的位提供一输入通道编号，输入通道参数存储器，用于响应所分配的各通道编号为所述信号处理电路提供一组由所述通道编号表示的通道的通道参数，和用于处理每组通道参数以检测所述新接收到的位是否完成源通道的一个信息字节并为该通道提供一组新参数的装置，所述一组新参数被写入所述通道参数存储器。

2、根据权利要求1所述的系统，还包括了格式化装置，用于从信号处理电路接收非格式化的信息，并以包括许多数据通道的时分多路复用输出数据流的形式发送非格式化的信息，每一条信息通过所述格式化装置在多路复用输出数据流中格式化为标志、信息、帧检测序列和标志帧，并且都比在多路复用的输入数据流内出现的每条格式化的数据通道中的一帧少。

3、根据权利要求2所述的系统，其中所述格式化装置包括一个输出信息存储器，把来自信号处理电路的非格式化信息写入此存储器;输出通道分配装置，所述装置向所述多路复用输出数据流中每一个新发送位提供一个输出通道编号;输出通道参数存储器;以及处理和发送装置，该装置从发送信息存储器中按每次一信息字节接收信息，并与输出通道参数存储器互相配合，处理用于在多路复用输出数据流中传送的信息。

4、根据权利要求3所述的系统，还包括用于分解多路复用输出数据流的装置，以提供许多独立的，格式化的数据通道。

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